eda技術實用教程_eda課程設計報告(編輯修改稿)
2024-10-01 16:57 本頁面
【文章內容簡介】 ND behav。 它是一個帶有異步復位和同步加載功能的十進制加法計數器。 二、編譯報告 Compilation Report _flow sumamy Simulation Repoet_simutlaion waveform 11 由圖可知，（ 1）當計數使能 EN 為高電平時允許計數； RST 低電平時計數器被清零。（ 2）由于 LOAD 是同步加載控制信號，其第一個負脈沖恰好在 CLK 的上升沿處，故將 5 加載于計數到 9，出現了第一個進位脈沖。由于 LOAD 第二個負脈沖未在 CLK 上升沿處，故沒有發(fā)生加載操作，而第 4 個負脈沖都出現了加載操作；（ 3）當計數器每次計到 9 時，輸出為高電平，而且計數器又從 0 開始重新計數 三、 RTL 圖 12 四、 symbol 13 實驗四、四選一多路選擇器 一、 用 IF_THEN語句 實現 4 選 1 多路選擇器 圖一 用 IF_THEN語句 實現 4選 1多路選擇器 文本設計輸入 圖二 程序運行編譯結果 14 圖三 四選一多路選擇器的電路仿真波形圖 由上圖可知： 當 sel=11 時， y=intput3；當 sel=10 時， y=intput2；當 sel=01時， y=intput1；當 sel=00 時， y=intput0；實現了四選一功能。 圖四 4選 1多路選擇器 RTL電路圖 圖五 4選 1多路選擇器 Symbol 15 二、 用 CASE 語句 實現 4 選 1 多路選擇器 圖六 用 CASE語句 實現 4選 1多路選擇器 文本設計輸入 圖七 程序運行編譯結果 圖八 四選一多路選擇器的電路仿真波形圖 由上圖可知（ s=s1amp。s2） ： 當 s=00 時， z=a；當 s=01 時， z=b；當 s=10 時， z=c；當 s=11 時， z=d；實現了四選一功能。 16 圖九 4選 1多路選擇器 RTL電路圖 圖十 4選 1多路選擇器 Symbol 三、 用 WHEN_ELSE 語句 實現 4 選 1 多路選擇器 圖十一 用 WHEN_ELSE語句 實現 4選 1多路選擇器 文本設計輸入 17 圖十二 四選一多路選擇器的電路仿真波形圖 由上圖可知（ sel=b amp。 a） ： 當 sel=00 時， q=i0；當 sel=01 時， q=i1；當 sel=10 時， q=i2；當 sel=11時， q=i3；實現了四選一功能。 圖十三 4選 1多路選擇器 RTL電路圖 18 實驗五、 ADC0809 采樣狀態(tài)機 一、文本設計輸入（ VHDL）法 圖一 ADC0809采樣狀態(tài)機文本設計輸入 19 圖二 程序運行編譯結果 二、 RTL 電路圖 圖三 ADC0809采樣狀態(tài)機 RTL電路圖 三、 ADC0809 采樣狀態(tài)圖 圖四 ADC0809采樣狀態(tài)圖 20 四、 ADC0809 采樣狀態(tài)機工作時序 圖五 ADC0809采樣狀態(tài)機工作時序圖 上圖顯示了一個完整的采樣周期。復位信號后進入狀態(tài) s0；第二個時鐘上升沿后，狀態(tài)機進入狀態(tài) s1，由 start、 ale 發(fā)出采樣和地址選通的控制信號。而后， eoc 由高電平變?yōu)榈碗娖剑?ADC0809 的 8位數據輸出端呈現高阻狀態(tài)“ ZZ”。在狀態(tài) s2，等待了 clk的數個時鐘周期之后， eoc 變?yōu)楦唠娖?，表示轉換結束；進入狀態(tài) s3，在此狀態(tài)的輸出允許 oe 被被設置成高電平。此時 ADC0809 的數據輸出端 d[7.. 0]即輸出已經轉換好的數據 5EH。在狀態(tài) s4， lock_t 發(fā)出一個脈沖，其上升沿立即將 d端口的 5E鎖入 q和 regl 中。 圖六 ADC0
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