【文章內(nèi)容簡介】 ........................................................................ 120 任務(wù) 1 編譯 RISC_CORE ............................................................................... 121 任務(wù) 2 分析報告細節(jié) ..................................................................................... 122 任務(wù) 3 characterize/write_script ...................................................................... 123 任務(wù) 4 帶刻畫的第二遍編譯 ........................................................................... 123 任務(wù) 5 進行帶 DW 基礎(chǔ)庫的第二遍編譯 ......................................................... 124 任務(wù) 6 調(diào)整保持時間 ..................................................................................... 126 任務(wù) 7 改進面積 ............................................................................................ 126 任務(wù) 8 保存最終的門級網(wǎng)表 ........................................................................... 127 5 1 概述 實 驗?zāi)康模? ? 描述綜合過程中的四個基本步驟 通過學(xué)習(xí)獲得使用 Design Compiler 的圖形界面工具 Design Analyzer 進行層次化設(shè)計的經(jīng)驗。 概述中包含很多先期的參考： 不要拘泥于這些細節(jié)，先開始進行練習(xí) 。這些細節(jié)在開始時只會挫傷你的興趣，在隨后的講義和實驗中當(dāng)你再次遇到同樣問題（更為詳細的細節(jié)）時卻可以幫助你加深對概念的理解。 6 初步概念 在講義中，綜合過程被描述為 翻譯 +邏輯優(yōu)化 +映射 在 Synopsys 的一系列工具中，翻譯是通過 read_vhdl / read_verilog 命令來執(zhí)行的。 邏輯優(yōu)化 和 映射 是通過編譯命令來執(zhí)行的。在下圖中對這個過程進行 了 闡釋 ： 7 初步定義 read_vhdl / read_verilog 讀入（ V） HDL 文件，執(zhí)行語法和綜合策略的檢查，然后使用通用器件“建立”設(shè)計。 約束不是 DC 的命令，而是一系列在使用 DC 時對設(shè)計的時序和面積提出要求的執(zhí)行步驟。 Compile 命令優(yōu)化一個設(shè)計并從你的目標(biāo)工藝庫映射到真正的門級，產(chǎn)生滿足要求的實際電路。 DC 中的為映射過的設(shè)計將被映射后的新設(shè)計覆蓋。 步驟說明 1. 登錄工作站 2. 進入工程目錄 Lab_1 UNIXcd lab_1 UNIXls a 這是你的進行 Lab_1 實驗的頂級目錄；注意名為 . 的文件以及各子目錄。在這個實驗中你將執(zhí)行的腳本文件就存放在腳本文件子目錄中。 3. 在 UNIX 提示行中激活 Design Analyzer： UNIXdesign_analyzer amp。 4. 按下列順序選擇菜單，打開 Design Analyze 命令行窗口 ： Setup – Command Window 命令行窗口幫助你管理執(zhí)行的命令以及 DC 反饋的信息。 8 調(diào)整窗口的位置和大小使 Design Analyzer 的窗口覆蓋整個工作站屏幕的上半部。 調(diào)整并移動命令窗口使其處于 Design Analyzer 窗口下方占據(jù)四分之一空間。 5. 按下列順序選擇菜單，讀入 文件 ： Setup Scripts – MY_CHIP Source Code 在設(shè)計示例 MY_CHIP 中，以上五個菜單項幫助你走完整個 Design Compiler的基本步驟，這幾個菜單項被稱做是執(zhí)行命令的 DC 腳本。這個菜單是特別為這個實驗創(chuàng)建的；定義在工具建立文件中，這會在隨后的講義中討論。 你會在 Design Analyzer 窗口中看見 MY_CHIP 的“方程”圖標(biāo)。 現(xiàn)在 MY_CHIP 設(shè)計已經(jīng)出現(xiàn)在 DC 內(nèi)存中了， 表示其已經(jīng)處于 boolean 格式，由 GTECH 器件構(gòu)成電路 6. 雙擊“ equation”圖標(biāo)進入“ Symbol View” 你將發(fā)現(xiàn)一個連有一些輸入輸出端口的方塊。這就是設(shè)計的 Symbol View，在右下角的 Design Analyzer 窗口中顯示出來。顯示了設(shè)計的方塊圖。 9 7. 雙擊 Symbol View 中的方塊進入“ Schematic View” 注意此時在在右下角的 Design Analyzer 窗口中顯示為“ Schematic View” 。 你會發(fā)現(xiàn)你的設(shè)計結(jié)構(gòu)是由一些由通用的獨立庫中的元件構(gòu)成的，這些元件位于 Synopsys 的 GTECH 庫中。 8. 按 下列順序選擇菜單，對設(shè)計進行 約束 ： Setup Scripts MY_CHIP 你會注意在 Clock_In 端口（左邊最上方的端口）顯示出紅色波形標(biāo)記。其腳本文件聲明這個端口將被視為一個周期為 2ns 的時鐘端口（ 500MHz）。其他約束（如操作環(huán)境，輸入延時等）也被應(yīng)用。 你會很快學(xué)會如何去查看和改變這些約束。 9. 按 下列順序選擇菜單，對設(shè)計進行 編譯 ： 10 Setup Scripts MY_CHIP 你將看見一個由一些目標(biāo)工藝庫中的實際器件（單元）表示出的你的設(shè)計 10. 按 下列順序選擇菜單，對設(shè)計進行 保存 ： Setup Scripts MY_CHIP 這個腳本文件以 Synopsys 內(nèi)部格式（ db）保存你的設(shè)計，文件名為，保存在當(dāng)前子目錄中。 11. 按 下列順序選擇菜單，運行設(shè)計的 報告 。 Setup Scripts timing reports 這個腳本在當(dāng)前目錄中寫下兩個新的報告，你可以在 UNIX 下看見這些文件，然而，其中包含的所有內(nèi)容都在 Design Analyzer 命令窗口中出現(xiàn)過。 注意 Design Analyzer 命令窗口中最后幾行。 報告指出約束條件是被滿足的還是違規(guī)的？ ………………………………………………………………………………………………… （查找單詞 MET 或 VIOLATED） 不要擔(dān)心這里報告中的細節(jié) 12. 按 下列順序選擇菜單， 退出 Design Analyzer。 File – Quit OK 11 腳本文件內(nèi)容 1. Read format vhdl 2. /* Define the clock period and clock port */ create_clock period 2 name my_clock \ find(port,Clock_In) /* indicate the “input valid” delay */ set_input delay 1 max –clock my_clock \ all_inputs( ) find(port,Clock_In) /* indicate the setup time requirements of output ports */ set_output_delay 1 max clock my_clock all_outputs( ) /* indicate the drive characteristics on the inputs: */ set_driving_cell lib_cellfdef1a3 \ all_inputs( ) find(port,Clock_In) /* indicate the capacitive loading on the outputs */ set_load *load_of(ssc_core_slow/inv1a3/A)\ all_outputs( ) 3. Compile scan 4. Write format db hierachy output 12 5. report_timing report_constraint all 13 思考題 題 1. 為什么在原代碼中正確的對一個設(shè)計分區(qū)是重要的？ …………………………………………………………………………………… 題 2. 時鐘頻率增加到 1GHz？ …………………………………………………………………………………… 題 3. 操作溫度變化范圍增加到 +125℃ ？ …………………………………………………………………………………… 題 4. 操作電壓降落達到 …………………………………………………………………………………… 題 5. Up_downF 輸入時延比原先增加 ？ …… ……………………………………………………………………………… 題 6. 內(nèi)部掃描和邊界掃描鏈?zhǔn)欠駶M足？ …………………………………………………………………………………… 題 7. 是否希望能自動進行以上過程的操作？ …………………………………………………………………………………… 題 8. 是你是否需要換一家代工廠商？ …………………………………………………………………………………… 14 15 2 環(huán)境建立和綜合流程 實驗?zāi)康模? ? 學(xué)會 Design Analyzer 的基本特征 ? 學(xué)會使用 Design Analyzer 的設(shè)計、符號和電路原理圖的視圖，以及選擇菜單和鼠標(biāo)功能 ? 完成一個設(shè)計的基本綜合步驟 ? 激活在線文獻并可以在手冊中查找 DC 命令 16 開始工作 回答以下問題： 問題 1. 為什么要使用 Design Analyzer 而不是外殼界面 ？ 2. 什么是 SOLD？ 3. 如何定義綜合以達到工作組要求？ 4. 用什么 DC 命令可以完成編譯？ 5. 用什么 DC 命令可以完成邏輯優(yōu)化和映射？ 6. 什么是 DC 手稿文件？ 7. “綜合是基于路徑的”是什么意思？ 17 實驗流程圖 18 概念 以下圖表闡述了使用 Design Compiler 的流 程： 使用 read_vhdl 或 read_verilog 命令讀入 RTL/HDL 源代碼。編譯過程使用 庫將代碼轉(zhuǎn)變?yōu)?GTECH 網(wǎng)表（通用工藝）。 編譯完成后，設(shè)計以“ .db”格式被保存在磁盤中。此時，可以對設(shè)計加約束條件了。通過編寫一個包含所有對時序和環(huán)境（輸入 /輸出延時、驅(qū)動能力、堵越時間等）的約束條件的約束文件。 完成對設(shè)計的約束后，使用 pile 命令可以對設(shè)計進行邏輯優(yōu)化并使用由target_library 變量指定的庫（本實驗中為“ ”）將設(shè)計映射到目標(biāo) 工藝。 當(dāng)綜合完成后，設(shè)計（門級網(wǎng)表）將被 write 命令存儲在磁盤上。輸出格式可以是 Synopsys 二進制 .db 文件，也可以是 verilog,VHDL 或 edif 網(wǎng)表。 19 任務(wù) 1 創(chuàng)建 . 文件 1. 在你的工作目錄下建立 risc_design 目錄， UNIXcd risc_design 2. 使用文本編輯器打開 . 文件， 3. 在 . 文件的開頭 加上 以下幾行字符： set target_library “” set link_library “* ” set symbol_library “” 開頭處的“ ”符號指出這是一個可以被 Design Analyzer， dc_shell 或dc_shellt 使用的 Tcl 腳本文件。 4. 在 . 文件中 加入 兩個別名： alias rt “report_timing” alias h “history” 這些命令經(jīng)常會被使用到；為它們創(chuàng)建一個別名可以使你的工作簡化。注意還有一些其他已經(jīng)被定義了的別名。 5. 在 . 文件中 加入 用戶菜單項， set view_script_submenu_items \ {“Remove All_D