【文章內容簡介】 RGB 信號從 VGA 縮小到 CIF 以下的任何尺寸。 （ 9） 時序發(fā)生器 通常時序發(fā)生器有以下功能 ： ① 陣列控制和幀率發(fā)生 ② 內部信號發(fā)生器和分布 ③ 幀率的時序 ④ 自動曝光控制 ⑤ 輸出外部時序 (VSYNC, HREF/HSYNC 和 PCLK) 其輸出外部時序如圖 25 所示： 水平時序： 圖 25 OV7670 輸出水平時序 VGA 框架時序如圖 26 所示： 河南理工大學畢業(yè)設計（論文）說明書 11 圖 26 OV7670 輸出 VGA框架時序 （ 10） 數字視頻端口 寄存器 COM2[1:0]調節(jié) IOL/IOH 的驅動電流，以適應用戶的負載。 （ 11） SCCB 接口 用于對 OV7670 內部各個寄存器的 讀與寫。 （ 12） LED 和閃光燈輸出控制 OV7670/OV7171 有閃光燈模式，控制外接閃光燈或閃光 LED 的工作。河南理工大學畢業(yè)設計（論文）說明書 12 3 系統(tǒng)設計及硬件實現 系統(tǒng)結構及工作流程 系統(tǒng)結構 在前言中已經提到，本系統(tǒng)的主要是基于 FPGA 架構的，由 FPGA 作為核心控制及處理單元，其余外部設備與芯片包括 SRAM 存儲器、 SDRAM存儲器、 EPCS4 配置芯片、 TFT 液晶顯示屏等。系統(tǒng)框圖如圖 31 所示， O V 7 6 7 0圖 像 傳 感 器F P G A ( E P 2 C 8 Q 2 0 8 C 8 )2 . 8 寸 T F T液 晶 顯 示 屏S R A MS D R A ME P C S 4S D 圖 31 系統(tǒng)總體框架 系統(tǒng)工作流程 （ 1） 系統(tǒng)上電， FPGA 通過配置芯片完成硬件電路配置； （ 2） 硬件電路配置完畢， FPGA 內部的特定模塊對 OV7670 和 TFT液晶屏進行寄存器的配置初始化設置； （ 3） 初始化設置完畢，啟動 OV7670， FPGA 采集圖像數據到 FPGA內部，經過格式轉換后，一路存入 SRAM 緩存，一路直接在 TFT 液晶屏上實時顯示。 （ 4） 一幀圖像數據全部存入 SRAM 后， FPGA 內部的 NIOS II 軟核讀取 SRAM 圖像數據并解析，處理后以圖片格式存入 SD 卡中。 器件選型及硬件電路實現 FPGA 選型 FPGA 是該系統(tǒng)的核心 ，由于本系統(tǒng)目前只是完成簡單的圖像處理，河南理工大學畢業(yè)設計（論文）說明書 13 故 FPGA 選用 Altera 公司的低成本 FPGA Cyclone lI 系列器件。 Cyclone II系列器件簡介如表 3l 所示。 表 31 Cyclone II系列 FPGA參數對比 Cyclone II 器件采用 90nm 工 藝制造，它延續(xù) Cyclone 的低成本定位，在邏輯容量、 PLL、乘法器和 I/O 數量上都較 Cyclone 有了很大的提高，應用 Cyclone II 進行圖像處理開發(fā)有如下優(yōu)點： (1) 低成本高性能，適應圖像處理要求較高的需要。 Cyclone II 器件架構 是專門為低成本設計優(yōu)化的，提供了大量的邏輯單元 (LE)，密度超過第一代 Cyclone FPGA 三倍；其內部的邏輯資源可以用來實現復雜的應用。與其他低成本 90nm FPGA 相比， Cyclone II FPGA 快 60％，是市場上性能最好的低成本 90nm FPGA。 (2) 豐富的內嵌存儲器資源，適應大量圖像數據存取的需要。 Cyclone lI FPGA 基于流行的 M4K 存儲器塊，提供大量的嵌入式存儲器，支持多種操作模式的配置，包括 RAM、 ROM、 FIFO 緩沖器以及單端口和雙端口模式。 (3) 豐富的硬件乘法器，適 應圖像處理算法的需要。 Cyclone II FPGA提供了大量的比特乘法器，可用于實現通用 DSP 功能。 出于成本及系統(tǒng)實現功能的考慮，本系統(tǒng)的 FPGA 目前暫時選用EP2C8Q208C8。 FPGA 配置電路 由于目前的 FPGA 大多采用 SRAMI 藝，系統(tǒng)掉電后 SRAM 內部的數據將丟失，無法保存，因此必須通過外部配置，才能再次對 FPGA 內部的河南理工大學畢業(yè)設計（論文）說明書 14 多路器、邏輯、互連線結點和 RAM 初始化內容進行編程。下面簡單介紹一下 FPGA 的三種配置方式。 ① FPGA 主動方式 在主動方式下，配置過程如下： FPGA 主動輸出控制 和同步信號 (包括配置時鐘 )給 Altera 專用的串行配置芯片 (EPCSl 和 EPCS4 等 )，配置芯片在收到命令后，將配置數據發(fā)送到 FPGA。要支持的這種主動方式， Altera FPGA 只能夠與 Altem 公司提供的主動串行芯片 (EPCS 系列 )配合使用，Altem 稱這種配置方式為主動串行 AS(Active Serial)模式。 AS 方式下配置芯片與 FPGA 相連的信號有：串行時鐘輸入 (DCLK)， AS 控制信號輸入(ASDI)，片選信號 (nCS)，串行數據輸出。 ② FPGA 被動方式 在被動方式下，由系統(tǒng)中的其他設備，如 Altem 的配置芯片 (EPC 系列 )、微處理器、 CPLD 等發(fā)起并控制配置過程， FPGA 處于完全被動的地位。 FPGA 接收配置時鐘、配置命令和配置數據，給出配置的狀態(tài)信號以及配置完成指示信號等。 被動方式可以具體細分為以下多種模式，包括被動串行 PS(Passive Serial)、快速被動并行 FPP(Fast Passive Parallel)、被動并行同步 PPS(Passive Paraltel Synchronous)、被動并行異步 PPA(Passive Parallel Asynchronous)，以及被動串 行異步 PSA(Passive Serial Asynchronous)。上述模式這里不再詳述。 PS 方式下配置設備與 FPGA 相連的信號有： DCLK(配置時鐘 )，DATA0(配置數據 )， nCONFIG(配置命令 )， nSTATUS(狀態(tài)信號 )， CONF DONE(配置完成指示 )。 ③ JTAG 方式 JTAG 是 IEEE 1149． 1 邊界掃描測試的標準接嗣。絕大多數的 Altera FPGA 都支持由 JTAG 口進行配置，并支持 JAM STAPL 標準， JTAG 配置方式比其他任何一種配置方式的優(yōu)先級都高。扶 JTAG 接疊進行配 置可以使用 Altera 的下載電纜，通過 Quartos II 工具下載，也可以采用微處理器河南理工大學畢業(yè)設計（論文）說明書 15 來模擬 JTAG 時序進行配置。 JTAG 方式下 FPGA 需要用到以下信號： TDI(測試數據的輸入 )，TDO(測試數據的輸出 )， TMS(模式控制管腳，決定 JTAG 電路內部的 TAP狀態(tài)機的跳轉 )， TCK(測試時鐘 )。 Cyclone II 的器件都支持上述三種配置方式，本系統(tǒng)可以通過不同的下載接口可以選擇采用 AS 方式還是 JTAG 方式。電路原理圖如圖 32 所示。 圖 32 FPGA配置電路 SDRAM 電路實現 本系統(tǒng) FPGA 內部設計有 NIOS II 軟核， SDRAM 主要用來存放軟件MCU 中的軟件程序，軟核 CPU 中設計的復位基地址 Reset Vevtor 及中斷向量基地址 Exception Vector，都定義在 SDRAM 上，即通常說的內存。如下圖 33 所示： 河南理工大學畢業(yè)設計（論文）說明書 16 圖 33 SDRAM 設置 在 Altera 公司 FPGA 開發(fā)軟件 quartus ii 中，集成有 SOPC Bulider。SOPC（ System On Programmable Chip，可編程片上系統(tǒng)）是 Altera 公司提出的一種靈活、高效的 SOC 解決方案，是一種新的軟硬件協同設計的系統(tǒng)設計技術。它將處理器、存儲器、 I/O 口、 LVDS 和 CDR 等系統(tǒng)設計需要的功能模塊集成到一個可編程器件上，構成一個可編程片上系統(tǒng)。本系統(tǒng)所用的 SDRAM 控制器，就是在 SOPC Builder 中生成，大大減小了開發(fā)難度 。 對于本系統(tǒng)而言，只需要一片 SDRAM（ K4S641632），其大小為64Mb(1M 16Bit 4Bank)。 FPGA 與 SDRAM 的連接比較簡單，只需要在FPGA 內部實現 SDRAM 控制器并且配置 FPGA 相應引腳 為 SDRAM 對應的引腳，即 A0— A10， BA0 一 BAl， DQ[15： 0]， CLK， CKE， aWE， nCAS，nRAS， LDQM， UDQM，然后將上述引腳與 SDRAM 相連即可。電路原理圖如圖 34 所示。 河南理工大學畢業(yè)設計（論文）說明書 17 圖 34 SDRAM 硬件電路圖 SRAM 電路實現 在該系統(tǒng)中， SRAM 主要用來做為圖像數據的緩存，用以之后軟核CPU 對圖像的處理工作。本系統(tǒng)采用一片 IS61LV2561610T SRAM 芯片即可達到系統(tǒng)要求， FPGA 與 SRAM 的連接如下圖 35 所示，此模塊最主要的是其控制器的設計，將在下 一章軟件設計時詳細說明。 河南理工大學畢業(yè)設計（論文）說明書 18 圖 35 SRAM 硬件電路圖 其他硬件電路 上面將幾個比較復雜的模塊詳細說明了一下，剩余的幾個模塊，如OV7670、 TFT 液晶、 SD 卡。這幾個與 FPGA 之間都只是簡單的接線連接，在這里就不再詳細敘述。這幾個模塊最重要的是軟件設計，將在下一章詳細說明。河南理工大學畢業(yè)設計（論文）說明書 19 4 系統(tǒng)軟件設計 軟件設計概述 本系統(tǒng)軟件設計主要分兩部分，一部分是由硬件描述語言設計的系統(tǒng)各個外部的控制模塊，如 PLL、 MCU 主控模塊、 OV7670 初始化模塊、0V7670 數據采集模塊、 SRAM 控制、 TFT 液 晶顯示控制等。另一部分是NIOS II 軟核中的程序設計，主要包括： SD 卡控制、圖像算法處理等。系統(tǒng)框圖如下圖 41 所示： P L LO V 7 6 7 0 初 始 化O V 7 6 7 0 數 據 采 集S R A M 控 制T F T 控 制S D 卡S D R A M圖 像 算 法F P G AM C U 圖 41 FPGA內部功能模塊連接圖 系統(tǒng)啟動后， MCU 先完成對 TFT 液晶的初始化設置，然后 OV7670初始化模塊完成對 OV7670 內部各寄存器的配置；完成后產生一個信號，通知 MCU 單元 0V7670 已初始化完畢，然后 MCU 啟動 OV7670 采集模塊和 TFT 控制模塊，實現圖像的實時顯示。另一方面， OV7670 采集到的數據，也送入 SRAM 控制模塊，一幀圖像數據全部存入 SRAM 后， FPGA內部的 NIOS II 軟核讀取 SRAM 圖像數據并解析，處理后以圖片格式存入SD 卡中。另外， PLL（ Phase Locked Loop，鎖相環(huán)）模塊提供三路不同的河南理工大學畢業(yè)設計（論文）說明書 20 頻率信號，為驅動其他模塊提供。 VHDL 簡介及特點 VHDL （ VeryHighSpeed Integrated Circuit HardwareDescription Language， 超高速集成電路硬件描述語言 ） 誕生于 1982 年。 1987 年底，VHDL 被 IEEE 和美國國防部確認為標準 硬件描述語言 。 VHDL 主要用于描述數字系統(tǒng)的結構，行為，功能和接口。除了含有許多具有硬件特征的語句外， VHDL 的語言形式、描述風格以及語法是十分類似于一般的計算機高級語言。 與其他硬件描述語言相比， VHDL 具有以下特點： ① 功能強大、設計靈活 VHDL具有功能強大的語言結構，可以用簡潔明確的源代碼來描述復雜的邏輯控制。它具有多層次的設計描述功能，層層細化，最后可直接生成電路級描述。 VHDL 支持同步電路、異步電路和隨機電路的設計，這是其他硬件描述語言所不能比擬的。 VHDL 還支持各種設計方法，既支持自底向上的設計，又支持自頂向下的設計；既支持模塊化設計，又支持層次化設計。 ② 支持廣泛、易于修改 由于 VHDL 已經成為 IEEE 標準所規(guī)范的硬件描述語言，目前大多數EDA 工具幾乎都支持 VHDL，這為 VHDL 的進一步推廣和廣泛應用奠定了基礎。在硬件電路設計過 程中，主要的設計文件是用 VHDL 編寫的源代碼，因為 VHDL 易讀和結構化，所以易于修改設計。 ③ 強大的系統(tǒng)硬件描述能力 VHDL 具有多層次的設計描述功能，既可以描述系統(tǒng)級電路，又可以描述門級電路。而描述既可以采用行為描述、寄存器傳輸描述或結構描述，也可以采用三者混合的混合級描述。另外， VHDL 支持慣性延遲和傳輸延遲，還可以準確地建立硬件電路模型。 VHDL 支持預定義的和自定義的數據類型，給硬件描述帶來較大的自由度，使設計人員能夠方便地創(chuàng)建高層次的系統(tǒng)模型。 河南理工大學畢業(yè)設計（論文）說明書 21 ④ 獨立于器件的設計