【文章內(nèi)容簡介】 STLI/O 標(biāo)準(zhǔn)的輸入緩沖器。還有 4 組或者 8 組的 VCC 引（ VCCIO）用于驅(qū)動輸出 I/O 引腳和使用LVTTL,LVCMOS 或者 PCII/O 標(biāo)準(zhǔn)的輸入緩沖器。 CYCLONII 器件的 VCCINT 引腳必須接 的電源，如果 VCCINT 接的是，那么輸入引腳允許接 , 或者 。 VCCIO 引腳能從 ， 或者 的電源中任選，依賴于輸出的需求。 輸出電平可以與系統(tǒng)的電源相容。（例如當(dāng) VCCIO 接了 的電源，輸出電平就會調(diào)整為 的系統(tǒng)）。當(dāng) VCCIO 引腳接了 的電源，輸出最高為 并且與 的系統(tǒng)兼容。由于 FPGA 核心板要驅(qū)動 AD 轉(zhuǎn)換芯片和彩色液晶，而 AD 轉(zhuǎn)換芯片和彩色液晶都需要與 電壓兼容的電平。所以 VCCIO 引腳接了 的電源的電壓。 基于 FPGA 的音 頻信號分析儀 7 圖 2 FPGA 核心板電源電路 FPGA 時鐘電路 （ 1）全局時鐘網(wǎng)絡(luò) 在整個 CYCLONII 器件中有 16 或者 8 個全局時鐘網(wǎng)絡(luò)驅(qū)動器，專用的時鐘引腳（ CLK[ ]）， PLL 輸出，邏輯陣列和兩用的時鐘引腳（ DPCLK[]）都 能驅(qū)動全局時鐘網(wǎng)絡(luò)。 如果這些專用的時鐘引腳沒有用來提供給全局時鐘網(wǎng)絡(luò)，那么他們可以被用作普通的輸入引腳提供給邏輯陣列作為多通道連接。不過，如果他們被用作普通目的的輸入引腳，他們沒有可用的 I/O 寄存器，必須用 LEbased 寄存器來代替。 CYCLONII 器件總有 20 個或 8 個有雙重用處的時鐘引腳， DPCLK[19..0]或者 DPCLK[7..0]，較大的器件有 20 個，左右兩邊各 4 個，上下兩邊各 6 個。角落的 CDPCLK 引腳在進(jìn)入時鐘控制模塊之前首先被復(fù)用。直到有信號通過一個多路復(fù)用器饋送到時鐘控制模塊之前，這 些信號到時鐘控制模塊產(chǎn)生的延時要大于其他直接饋送到時鐘控制模塊的 DPCLK引腳。在較小的 CYCLONII器件中（如EP2C5 和 EP2C8）有 8 個 DPCLK 引腳，器件的每邊各兩個。一個可編程的延時信道從 DPCLK 引腳到他的扇出終點(diǎn)是可見的，要設(shè)置從 DPCLK 引腳到他扇出終點(diǎn)的延時，要使用 QUARTUSII 軟件中的 Input Delay from DualPurpose Clock 基于 FPGA 的音 頻信號分析儀 8 Pinto FanOut Destinations assignment 設(shè)置。 這些雙重作用的引腳能連接到全局時鐘網(wǎng)絡(luò)作為高扇 出控制信號，例如時鐘，異步清零，預(yù)設(shè)，時鐘使能，或者協(xié)議控制信號如 PCI 的 TRDY 和 IRDY，外部存儲接口 DQS。 全局時鐘網(wǎng)絡(luò)可以為器件內(nèi)部的所有資源提供時鐘，例如 IOEs， LEs，存儲模塊和內(nèi)部乘法器。全局時鐘線也可被控制信號使用，例如時鐘使能和通過外部引腳同步或異步清除反饋，也可用于 DDRSDRAM 或者 QDRIISRAM 的 DQS 信號接口。內(nèi)部邏輯也能驅(qū)動全局時鐘網(wǎng)絡(luò)內(nèi)部產(chǎn)生全局時鐘和異步清零，時鐘使能，或者其他帶大扇出的控制信號。 （ 2） 時鐘控制模塊 CYCLONII 器件有一個可見的時鐘控制塊來 控制全局時鐘網(wǎng)絡(luò)。這些時鐘控制模塊被分配到器件的外圍，每個 CYCLONII 器件最多有 16 個可見時鐘控制模塊，器件的每邊有 4 個，稍小一些的 CYCLONII 器件（ EP2C5 或 EP2C8）有 8個時鐘控制模塊，器件的左右各 4 個 。 這些控制模塊有以下功能： 1動態(tài)全局時鐘網(wǎng)絡(luò)時鐘源選擇； 2動態(tài)使能或禁用全局時鐘網(wǎng)絡(luò) 在 CYCLONII 器件中，專用的 CLK[]引腳， PLL 計數(shù)器輸出， PDCLK[]引腳和內(nèi)部邏輯都可以向全局時鐘塊提供源。時鐘模塊的輸出又反饋給相應(yīng)的全局時鐘網(wǎng)絡(luò)。 以下幾個源可以作為時鐘控制模塊的輸入： ○1 在同一邊的 4 個時鐘引腳作為時鐘控制模塊； ○2 一個 PLL 輸出三個 PLL 時鐘引腳； ○3 四個 DPCLK 引腳（包括 CDPCLK 引腳）在同一邊作為時鐘控制模塊； ○4 四個內(nèi)部產(chǎn)生信號 在這些源中，只有兩個時鐘引腳，兩個 PLL 時鐘輸出，一個 DPCLK 引腳，和一個內(nèi)部邏輯信號可以被器件選擇輸入到時鐘控制模塊，除了這六個輸入，兩個時鐘引腳和兩個 PLL 輸出引腳可以被動態(tài)的選擇提供給全局時鐘網(wǎng)絡(luò)。時鐘控制模 塊支持從 DPCLK 和內(nèi)部邏輯信號中靜態(tài)選擇。 基于 FPGA 的音 頻信號分析儀 9 圖 3 FPGA 核心板的時鐘電路 FPGA 配置電路 CYCLONII 器件使用 SRAM 單元存儲配置信息，由于 SRAM 存儲器是易失性的，所以每次上電后配置信息都會重新加載到 CYCLONII 芯片中。可以使用AS（ actionserial）配置方式，這需要 DCLK 的頻率達(dá)到 40MHz 的情況下，配置CYCLONII 芯片。也可使用 PS（ passiveserial）和 JTAG（ JointTestActionGroup）方式來配置。此外， CYCLONII 芯片還能接 收壓縮的配置信息比特流，在運(yùn)行過程中解壓這些數(shù)據(jù)，來降低存儲要求和配置時間。 可以通過 CYCLONII 芯片的 MSEL 引腳的高低來選擇哪中配置方式， MSEL引腳是有其所在 bank 的 VCCIO 引腳驅(qū)動的， MSEL[1..0]引腳有 9K 歐的內(nèi)部下拉電阻始終有效。在上電復(fù)位和重新配置時， MSEL 引腳肯定是出于 LVTTLVil或者 Vih 電平，分別被看作邏輯低和邏輯高。因此，為了避免因使用了錯誤的配基于 FPGA 的音 頻信號分析儀 10 置方法而產(chǎn)生問題，需要將 MSEL[]引腳連接到其所在的 I/Obank 的 VCCIO 和GND，不需要連上拉或下拉電阻。 MESL[]引腳不需要處理器或其他的器件來驅(qū)動。 表 1 CYCLONII 配置模式 配置模式 MSEL1 MSELO 描述 AS（ 20MHz） 0 0 串行配置器件 PS 0 1 增強(qiáng)配置器件 FastAs(40MHz) 1 0 AS 模式 JTAG * * 下載電纜和微機(jī) 圖 4 FPGA 的配置電路 前級信號調(diào)理電路 前級信號調(diào)理電路由前級阻抗匹配電路、低通濾波器和信號抬高電路組成。 信號輸入后通過 R5,R6 兩個 100Ohm 的并聯(lián)電阻和一個高精度低噪聲運(yùn)放OP07 實(shí)現(xiàn)跟隨作用，由于集成運(yùn)放的輸入阻抗很 大，所以輸入阻抗即為：R5//R6=50Ohm。 OP07 閉環(huán)帶寬 600KHZ，電壓噪聲密度 10 個單位，充分滿足基于 FPGA 的音 頻信號分析儀 11 系統(tǒng)的設(shè)計要求。 圖 5 前級阻抗匹配電路 系統(tǒng)要求 音頻信號頻率為 20HZ~10KHZ，根據(jù)奎斯特定律，我們至少要保證20K的采樣頻率，才能保證所處理的信號被不失真的采集，否則會發(fā)生混疊現(xiàn)象(還原信號時，被采樣的低頻信號與高頻信號無法區(qū)分 )，現(xiàn)在就是要設(shè)計這樣一個濾波器，能夠很好的濾去 10KHZ以上的頻率，考慮到設(shè)計難度與實(shí)際情況，放棄了制作 20HZ~10KHZ帶通濾波器的想法，轉(zhuǎn)而制作一款高性能 的低通濾波器，截止頻率 10KHZ。低通濾波器的制作方法很多，有源，無源，查表，同時還可以借助豐富的濾波器設(shè)計軟件驗(yàn)證自己的設(shè)計，結(jié)合自己的實(shí)際制作經(jīng)驗(yàn)，選用一款開關(guān)電容濾波器芯片 MAX293來完成本次設(shè)計低通濾波環(huán)節(jié)。 MAX293是一款8階低通橢圓開關(guān)電容濾波器芯片，有兩種驅(qū)動方式，一種是時鐘驅(qū)動，從 CLK腳輸入一個頻率為 F的信號，即可得到截止頻率為 F/100的低通濾波器，第二種是在 CLK腳對地并一個電容，截止頻率與電容的關(guān)系大約為 F=100000/3C。考慮到防止時鐘信號的串?dāng)_和簡化設(shè)計，采用第二種方式。 基于 FPGA 的音 頻信號分析儀 12 圖 6 低通濾波電路 系統(tǒng)要求能測試的音頻信號的峰峰值為 5v,而 AD轉(zhuǎn)換電路只能采樣正信號，所以需要把信號至少抬高 才能讓 AD 轉(zhuǎn)換電路正確的采樣。并且 AD 的參考電壓為 +5v，如果信號的最大幅值超過 +5v 將不能被 AD 轉(zhuǎn)換電路正確采樣。因此，信號抬高電路只有把輸入信號抬高 才能滿足以上兩個要求。 根據(jù)疊加定理： Vout(=（ 1+R7/R8） *(R11/(R11+R10))*Vin+（ 1+R7/R8）*(R10/(R11+R10))*5=Vin+。 基于 FPGA 的音 頻信號分析儀 13 圖 7 信號抬高電路 AD采樣電路設(shè)計 為了提高系統(tǒng)的精度， AD 轉(zhuǎn)換芯片我選用的是 MAXIM 公司生產(chǎn)的新型 12位串行模數(shù)轉(zhuǎn)換器 MAX144。 MAX144 是美國 MAXIM公司生產(chǎn)的新型雙通道 12 位串行模數(shù)轉(zhuǎn)換器 ,它具有自動關(guān)斷和快速喚醒功能 ,且內(nèi)部集成有時鐘電路 ,采樣 /保持電路 。同時具有轉(zhuǎn)換速率高、功耗低等優(yōu)點(diǎn) ,特別適合于由電池供電且對體積和精度有較高要求的智能儀器儀表產(chǎn)品。 圖 8 AD 采樣電路 基于 FPGA 的音 頻信號分析儀 14 系統(tǒng)電源電路設(shè)計 根據(jù)系統(tǒng)的要求，本系統(tǒng)需要 +5v,5v 兩種電壓，考慮到實(shí)際調(diào)試情況和電路的升級，在系統(tǒng)電源設(shè)計的時候加上了正負(fù)電壓可調(diào)的電源電 路。 直流穩(wěn)壓電源一般由電源變壓器、整流濾波電路及穩(wěn)壓電路所組成。其中+5v,5v 兩種電壓由穩(wěn)壓芯片 CW7805 和 CW7905 產(chǎn)生，正負(fù)可調(diào)電壓由 LM317和 LM337 產(chǎn)生。 D1Bridge12200uFC12200uFC2C4C3Vin VoutGNDLM317200R410uFC610uFC5200R3Vin VoutGNDLM337C8C7Vin VoutGND7805Vin VoutGND7905C10C9D21KR5R1R2T1 圖 9 系統(tǒng)電源電路 彩色液晶電路設(shè)計 為了讓音頻信號功率譜顯示的更清晰，本系統(tǒng)采用了 寸分辨率為320*240 的彩色液晶。這款液晶的驅(qū)動芯片采用的是 NEC 公司 μPD161704A。μPD161704A有 1382400 位的顯示 RAM（ 240pixelsx18bitsx320lines）。 基于 FPGA 的音 頻信號分析儀 15 圖 10 彩色液晶驅(qū)動電路 觸摸屏電路 設(shè)計 為了讓系統(tǒng)人機(jī)界面的操作性更好，在彩色液晶上面還加了一塊觸摸屏。觸摸屏的驅(qū)動芯片采用的是 TI 公司的 ADS7843。 ADS7843 是 4 線電阻觸摸屏轉(zhuǎn)換接口芯片。它是一款具有同步串行接口的 12 位取樣模數(shù)轉(zhuǎn)換器。 ADS7843的工作原理就是通過連結(jié)觸摸屏 X+將觸摸信號輸入到 AD轉(zhuǎn)換器同時打開 Y+和 Y驅(qū)動，然后將數(shù)字化的 X+的電壓，從而得到當(dāng)前 Y位置的測量結(jié)果。同理也得到 X方向的坐標(biāo)。 基于 FPGA 的音 頻信號分析儀 16 圖 11 觸摸屏驅(qū)動電路 基于 FPGA 的音 頻信號分析儀 17 4 系統(tǒng)軟件設(shè)計 NIOSII集成開發(fā)環(huán)境介紹 NIOSII 集成開發(fā)環(huán)境 (IDE)是 NIOSII 系列嵌入式處理器的基本軟件開發(fā)工具。所有軟件開發(fā)任務(wù)都可以 NIOSII IDE 下完成，包括編輯、編譯和調(diào)試程序。NIOSII IDE 提供了一個統(tǒng)一的開發(fā)平臺，用于所有 NIOSII 處理器系統(tǒng)。僅僅通過一臺 PC 機(jī)、一片 ALTERA 的 FPGA 以及一根 JTAG 下載電纜，軟件開發(fā)人員就能夠往 NIOSII 處理器系統(tǒng)寫入程序以及和 NIOSII 處理器系統(tǒng)進(jìn)行通訊。 NIOSII IDE 基于開放式的、可擴(kuò)展 EclipseIDEproject 工程以及 EclipseC/C++開發(fā)工具（ CDT）工程。 系統(tǒng)主程序設(shè)計 主程序 包括 AD轉(zhuǎn)換驅(qū)動程序 ， LCD初始化與顯示 ， 觸摸屏驅(qū)動與觸摸識別和 FFT運(yùn)算。 主程序流程圖如圖 12所示，程序見附錄。 圖 12 主程序設(shè)計流程圖 基于 FPGA 的音 頻信號分析儀 18 AD轉(zhuǎn)換驅(qū)動程序 為了讓 AD 轉(zhuǎn)換電路正確地采樣數(shù)據(jù)和 NIOSII 軟核 CPU 正確地讀取數(shù)據(jù)，整個 AD 轉(zhuǎn)換驅(qū)動程序由一個時鐘控制模塊，串行數(shù)據(jù)轉(zhuǎn)并行數(shù)據(jù)模塊， 16 位的加法器，一個 12 位 D 觸發(fā)器緩沖模塊和 MAX144 的狀態(tài)機(jī)模塊組成。 圖 13 QUARTUSII軟件下設(shè)計的 MAX144驅(qū)動的頂層原理圖 由于本系統(tǒng)采用的是 12 位串行 AD，對時序要求很嚴(yán)格。所以必須嚴(yán)格按照 MAX144 的數(shù)據(jù)手冊上時序，利用狀態(tài)機(jī)編寫驅(qū)動程序 。 MAX144 的兩個模擬輸入通道 CH0 與 CH1 可連接到兩個不同的信號源上。上電復(fù)位后 ,MAX144 將自動對 CH0 通道的模擬信號進(jìn)行 A/D 轉(zhuǎn)換 ,轉(zhuǎn)換完畢又自動切換到 CH1 通道 ,并對 CH1 通道模擬信號進(jìn)行 A/D 轉(zhuǎn)換 ,之后交替地在 CH0和 CH1 通道間進(jìn)行切換和轉(zhuǎn)換。輸出數(shù)據(jù)中包含的一個通道標(biāo)志位 CHID,用以確定該數(shù)據(jù)為哪一通道轉(zhuǎn)換得到。如果只有一路模擬信號 ,可以