【正文】 CPLD 的頻率計(jì)硬件電路設(shè)計(jì)圖（ 3） 直接測(cè)頻法 ................ 46 基于 CPLD 的頻率計(jì)硬件電路設(shè)計(jì)圖（ 4） 等精度測(cè)頻法 .............. 47 長(zhǎng)春理工大學(xué)本科畢業(yè)設(shè)計(jì) 1 第 1章 緒論 背景 20世紀(jì)后期，隨著信息技術(shù)、電子技術(shù)的飛速發(fā)展，現(xiàn)代電子產(chǎn)品幾乎滲透了社會(huì)的各個(gè)領(lǐng)域，有力地推動(dòng)了社會(huì)信息化程度的大大提高和社會(huì)生產(chǎn)力的發(fā)展。但這種方法硬件連線復(fù)雜、可靠性差，且在實(shí)際應(yīng)用中往往需要外加擴(kuò)展 芯片 ，這無(wú)疑會(huì)增大控制系統(tǒng)的體積，還會(huì)增加引入干擾的可能性。 在 CPLD 基礎(chǔ)上分別采用直 接測(cè)頻法、等精度測(cè)頻法來(lái)實(shí)現(xiàn)對(duì)頻率的測(cè)量。 一個(gè) VHDL設(shè)計(jì)由若干個(gè) VHDL文件構(gòu)成，每個(gè)文件主要包含如下三個(gè)部分中的一個(gè)或全部： 程序包（ Package）； 實(shí)體（ Entity）； 長(zhǎng)春理工大學(xué)本科畢業(yè)設(shè)計(jì) 4 結(jié)構(gòu)體（ Architecture）。波形設(shè)計(jì)輸入適合用于時(shí)序邏輯和有重復(fù)性的邏輯函數(shù)，系統(tǒng)軟件可以根據(jù)用戶定義的輸入 /輸出波形自動(dòng)生成邏輯關(guān)系。 Max+PlusⅡ 界面友好、使用便捷，被譽(yù)為業(yè)界最易用易學(xué)的 EDA 軟件。 編程 校驗(yàn) ： 用驗(yàn)證仿真確認(rèn)的配置文件經(jīng) EPROM 或編程電纜配置可編程器件，加入實(shí)際激勵(lì)，進(jìn)行測(cè)試，以檢查是否完成預(yù)定功能。 直接測(cè)頻法控制波形圖如下： TN閘 門 信 號(hào)標(biāo) 準(zhǔn) 信 號(hào)被 測(cè) 信 號(hào) 圖 32 直接測(cè)頻法時(shí)序控制波 形圖 直接測(cè)頻法的一般思路是：在精確規(guī)定計(jì)數(shù)允許周期 T 內(nèi)，計(jì)數(shù)器對(duì)被測(cè)信號(hào)的周期（脈沖）數(shù)進(jìn)行計(jì)數(shù)，計(jì)數(shù)允許周期 T 的長(zhǎng)度決定了被測(cè)信號(hào)頻率的范圍。在停止計(jì)數(shù)期間，首先需要一個(gè)鎖存信號(hào)的上跳沿將計(jì)數(shù)器在前 1 s 的計(jì)數(shù)值鎖存進(jìn)數(shù)據(jù)鎖存器中，并由外部的 7 段譯碼器譯出，并穩(wěn)定顯示。 顯示模塊：控制共陰極數(shù)碼管顯示、輸出。 顯示模塊：控制共陰極數(shù)碼管顯示、輸出。前一個(gè)移位寄存器的輸出端也與下一個(gè)移位寄存器的輸入端 A、 B 相連，這樣首尾相連，直到傳送 4位顯示數(shù)為止。其設(shè)計(jì)時(shí)分為兩部分： （ 1） count1000 的設(shè)計(jì)。為產(chǎn)生四種不同的閘門信號(hào) T，可有一組 3 級(jí)模 10 計(jì)數(shù)器對(duì) 1000Hz信號(hào)進(jìn)行分頻，為控制信號(hào)發(fā)生器提供四種不同的頻率信號(hào)，通過(guò)數(shù)據(jù)選擇器 41MUX 利用量程選擇開(kāi)關(guān)控制閘門信號(hào) T 的基準(zhǔn)時(shí)鐘。 保存并查錯(cuò)：選取窗口菜單 File→ Project→ Save﹠ Check，即可對(duì)電路文件保存并進(jìn)行檢查。計(jì)數(shù)器是數(shù)字系統(tǒng)的一種基本部件，是典型的時(shí)序電路。但鍵入文件名是 REG4B。常用是 220V的交流電源，用萬(wàn)用表電壓檔測(cè)試各元器件插座上相應(yīng)電源引腳 電壓數(shù)值是否正確，極性是否符合。在“ AddExtra Devices as Needed”項(xiàng)前打上對(duì)勾后，選“ OK”，編譯通過(guò)，如圖 53所示。第二步是加電后檢查各芯片插座上有關(guān)引腳的電位，仔細(xì)測(cè)量各點(diǎn)電平是否正常，尤其應(yīng)注意 CPLD芯片插座的各點(diǎn)電位，若有高壓，與在線仿真器連機(jī)調(diào)試時(shí)，將會(huì)損壞在線仿真器。 鎖存器的各個(gè)引腳的意義是： LOAD：輸入使能信號(hào)； DIN：輸入數(shù)據(jù)； DOUT：輸出數(shù)據(jù)。方法同上。 輸入 VHDL 源程序。 閘門定時(shí)模塊 在本設(shè)計(jì)中，對(duì)于 4 位十進(jìn)制計(jì)數(shù)器來(lái)說(shuō)，當(dāng)閘門信號(hào)的最大采樣時(shí)間為1s 時(shí)，其計(jì)數(shù)值在 0～ 9999 之間，則其最大頻率為 9999Hz，此即為頻率計(jì)電路工作的 1 檔；當(dāng)閘門信號(hào)的最大采樣時(shí)間為 （ 100ms）時(shí)，其計(jì)數(shù)值在 0～9999 之間 ，把它轉(zhuǎn)換為頻率則為最小頻率 10Hz，最大頻率為 ，此即為頻率計(jì)電路工作的 2 檔；當(dāng)閘門信號(hào)的最大采樣時(shí)間為 （ 10ms）時(shí)，其計(jì)數(shù)值在 0～ 9999 之間，把它轉(zhuǎn)換為頻率則為 100Hz，最大頻率為 ，此即為頻率計(jì)電路的 3 檔；當(dāng)閘門信號(hào)的最大采樣時(shí)間為 （ 1ms）時(shí)，其計(jì)數(shù)值在 0～ 9999 之間，把它轉(zhuǎn)換成頻率為 1000Hz，最大頻率為 ，此即為頻率計(jì)工作的 4 檔。 1 2 3 4 5 6 7a b c d e f g8dp9GNDabfcgdedp8SEGLED1SHUMA_YIN1 2 3 4 5 6 7a b c d e f g8dp9GNDabfcgdedp8SEGLED2SHUMA_YIN1 2 3 4 5 6 7a b c d e f g8dp9GNDabfcgdedp8SEGLED3SHUMA_YIN1 2 3 4 5 6 7a b c d e f g8dp9GNDabfcgdedp8SEGLED4SHUMA_YINCLKA1B2QA3QB4QC5QD6CLK8CLR9QE10QF11QG12QH13U5 74LS164A1B2QA3QB4QC5QD6CLK8CLR9QE10QF11QG12QH13U4 74LS164A1B2QA3QB4QC5QD6CLK8CLR9QE10QF11QG12QH13U3 74LS164A1B2QA3QB4QC5QD6CLK8CLR9QE10QF11QG12QH13U2 74LS164R101KΩR111KΩR121KΩR131KΩI/OI/OI/O長(zhǎng)春理工大學(xué)本科畢業(yè)設(shè)計(jì) 18 頻率計(jì)軟件 利用 Max+plusII的編程環(huán)境，編寫分頻器模塊、閘門定時(shí)信號(hào)模塊、測(cè)頻 控制信號(hào)發(fā)生器模塊 、計(jì)數(shù)器模塊、鎖存器模塊、顯示模塊部分程序。 44 EPM7128SLC8415 器件引腳圖 顯示部分 本設(shè)計(jì) 采用七位 LED數(shù)碼顯示管完成顯示任務(wù)， 顯示部分如圖 ，其采用串行接口靜態(tài)顯示方式。 乘法器模塊：對(duì)除法器的計(jì)算值與標(biāo)準(zhǔn) 信號(hào)值進(jìn)行乘法計(jì)算，即得被測(cè)信號(hào)值。其好處是使顯示數(shù)據(jù)穩(wěn)定，不會(huì)由于周期性的清零信號(hào)而不斷閃爍。 以產(chǎn)生 1Hz 的閘門信號(hào)為例，經(jīng)過(guò)測(cè)頻控制信號(hào)發(fā)生器，計(jì)數(shù)使能信號(hào)能產(chǎn)生一個(gè) 1 s 脈寬的周期信號(hào)，并對(duì)頻率計(jì)的每一個(gè)計(jì)數(shù)器的使能端進(jìn)行同步控制 。 直接測(cè)頻法原理 直接測(cè)頻法是在給定的閘門時(shí)間內(nèi)，通過(guò)測(cè)量一定時(shí)間內(nèi)通過(guò)的周期信號(hào)進(jìn)行重復(fù)計(jì)數(shù)，再利用一定的轉(zhuǎn)換方法計(jì)算出被測(cè)信號(hào)的頻率。 項(xiàng)目編譯 ： 主要完成器件的選擇及配置，邏輯的綜合及器件的裝入，延時(shí)信息的提取。通常，將對(duì) CPLD的下載稱為編程（ Program），對(duì) FPGA中的 SRAM進(jìn)行直接下載的方式稱為配置（ Configure）。 狀態(tài)圖輸入方法就是根據(jù)電路的控制條件和不同的轉(zhuǎn)換方式，用繪圖的方法，在 EDA工具的狀態(tài)圖編輯器上繪制出狀態(tài)圖，然后由 EDA編譯器和綜合器將長(zhǎng)春理工大學(xué)本科畢業(yè)設(shè)計(jì) 5 此狀態(tài)變化流程圖形編譯綜合成電路網(wǎng)表。從系統(tǒng)設(shè)計(jì)入手，在頂層進(jìn)行系統(tǒng)方框圖的劃分和結(jié)構(gòu)設(shè)計(jì)，在方框圖一級(jí)用 VHDL對(duì)電路的行為進(jìn)行描述，并進(jìn)行仿真和糾錯(cuò)，然后在系統(tǒng)一級(jí)進(jìn)行驗(yàn)證，最后再用邏輯綜合優(yōu)化工 具生成具體的門級(jí)邏輯電路的網(wǎng)表，下載到具體的 CPLD 器件中去，從而實(shí)現(xiàn)可編程的專用 集成電路 （ ASIC）的設(shè)計(jì)。兩種測(cè)量方法測(cè)量均具有較高的測(cè)量精度。 傳統(tǒng)的頻率計(jì)通常采用組合電路和時(shí)序電路等大量的硬件電路構(gòu)成，產(chǎn)品不長(zhǎng)春理工大學(xué)本科畢業(yè)設(shè)計(jì) 2 但 體積大，運(yùn)行速度慢，而且測(cè)量低頻信號(hào)時(shí)不宜直接使用。 關(guān)鍵詞： 頻率計(jì) EDA 技術(shù) CPLD 長(zhǎng)春理工大學(xué)本科畢業(yè)設(shè)計(jì) II ABSTRACT Frequency measurement is the most basic electronic and also one of the most important measure in the measurement field. But the accuracy of frequency meter which is based on the traditional principle will vary depending on the measured signal frequency and the lower, has great limitations in the practical in frequency measurement. Therefore, this article puts forward a design method of digital frequency meter based on CPLD. The advantage such as the CPLD programming flexibility, wide applicable scope, and the popular price etc, are used to implement the frequency meter design by the simple circuit design, the fully excavate of software potential, the precision in low frequency measurement, and the effectively prevent of the invasion of the interference. The frequency meter design which is from top to bottom adopts the advanced EDA technology and popular VHDL language programming, and piling on Max + plusII software platform simulation. Key words: frequency meter。 但基于傳統(tǒng)測(cè)頻原理的頻率計(jì)在測(cè)頻時(shí)測(cè)量精度將隨被測(cè)信號(hào)頻率的下降而降低，在實(shí)用中有較大的局限性。 隨著微電子科技的發(fā)展， 對(duì)測(cè)頻技術(shù)的要求也越愛(ài)越高。 以往的頻率計(jì)測(cè)量范圍都是有限的，為測(cè)量不同頻率的信號(hào)都要專門的設(shè)計(jì)某一部分電路，這樣很麻煩。 更大規(guī)模的 FPGA和 CPLD器件的不斷推出。其基本設(shè)計(jì)方法是借助集成開(kāi)發(fā)軟件平臺(tái)，用原理圖、硬件描述語(yǔ)言等方法，生成相應(yīng)的目標(biāo)文件，通過(guò)下載電纜（ “ 在系統(tǒng) ” 編程）將代碼傳送到目標(biāo)芯片中，實(shí)現(xiàn)設(shè)計(jì)的數(shù)字系統(tǒng) 。適配綜合通過(guò)后，必須利用適配器將綜合后網(wǎng)表文件針對(duì)某一具體的目標(biāo)器件進(jìn)行邏輯映射操作，其中包括底層器件配置、邏輯分割、邏輯優(yōu)化、邏輯布局布線操作。還有其他常用的EDA 工具產(chǎn)生的輸入文件，如 EDIF 文件； Floorplan 編輯器（低層編輯程序），可方便進(jìn)行管腳鎖定，邏輯單元分配；層次化設(shè)計(jì)管理； LPM（可調(diào)參數(shù)模塊）。 自頂向下的設(shè)計(jì)方法流程圖如下： 用 系 統(tǒng) 行 為 描 述 一 個(gè) 包 含 輸 入 輸 出 的 頂 層 模塊 ， 同 時(shí) 完 成 整 個(gè) 系 統(tǒng) 的 模 擬 與 性 能 分 析將 系 統(tǒng) 劃 分 為 各 個(gè) 功 能 模 塊 ， 每 個(gè) 模 塊 由 更細(xì) 化 的 行 為 描 述 表 達(dá)由 C P L D 綜 合 工 具 完 成 工 藝 的 映 射 圖 31自頂向下的設(shè)計(jì)方法流程圖 頻率計(jì)是能夠測(cè)量和顯示信號(hào)頻率的電路。 頻率計(jì)的設(shè)計(jì)方案 本設(shè)計(jì)的核心部件是 CPLD芯片，所有信號(hào)包括基準(zhǔn)頻率信號(hào)，被測(cè)信號(hào)均送到 CPLD芯片中。 具體各模塊的作用是： 分頻器模塊：將試驗(yàn)箱上的 4MHz 的時(shí)鐘信號(hào)變成 1KHz 的信號(hào)。當(dāng)輸入非標(biāo)準(zhǔn)信號(hào)時(shí)，可進(jìn)行正常的頻率測(cè)量。 123U 1 A40 9 3D21N 41 48D11N 41 48C610 u FC410 u FC110 u FC310 u FC210 u FC510 u FR11K ΩR81K ΩV13D G 13 CV23D G 13 CR31K ΩR21K ΩR71K ΩR51K Ω