【正文】 IOB:Input/Output Block PIC:Programmable Interconnect SRAM 陣列 內(nèi)部晶體振蕩器FPGA 的結(jié)構(gòu)特點(diǎn)：1）FPGA 內(nèi)部為邏輯單元陣列（LCA：Logic Cell Array）結(jié)構(gòu)： 在 FPGA 中，CLB 作為邏輯組件的基本單元，通過(guò)一定的內(nèi)部連線連接在一起以綜合陣列中的邏輯功能，形成 LCA 結(jié)構(gòu)。當(dāng)系統(tǒng)使用多個(gè) FPGA 器件時(shí)，每個(gè)器件可選定微處理器數(shù)據(jù)總線的一個(gè)數(shù)據(jù)位，這樣多個(gè)器件就可在微處理器每一個(gè)寫(xiě)周期同時(shí)加載，這種“寬邊”加載方法提供了一個(gè)非常簡(jiǎn)單而又高效的多器件同時(shí)加載的實(shí)現(xiàn)途徑。 EPLD 產(chǎn)品性能和技術(shù)參數(shù)引言 可編程邏輯器件（PLD）是用戶進(jìn)行編程實(shí)現(xiàn)所需邏輯功能的數(shù)字集成電路，利用PLD 內(nèi)部邏輯電路可以實(shí)現(xiàn)任意布爾表達(dá)式或寄存器函數(shù)，相反，那些分立邏輯 IC，如TTL 電路，只能提供特定的功能而不能按不同電路設(shè)計(jì)要求進(jìn)行修改，PLD 曾被看作分立邏輯和定制或半定制器件（如 ASIC）的替代品，然而，近年來(lái)它已成為更受青睞的一種選擇了，由于大批量生產(chǎn)和采用先進(jìn)的工藝技術(shù)，PLD 的價(jià)格降低，PLD 廠家提供的器件同許多離散器件或全定制器件相比，其集成度更高，性能更好，并且每一功能的價(jià)格更低。FLEX 10K 系列FLEX 10K 系列包括含有嵌入式陣列的 PLDS 及工業(yè)界最大的 PLD（100,000 門(mén)） ，由于共高集成度和用作復(fù)雜宏和存貯器的能力，使其可以滿足隨著單片系統(tǒng)設(shè)計(jì)發(fā)展而對(duì)集成度的增長(zhǎng)要求， FLEX10K 包括一個(gè)嵌入式陣列，它可以給設(shè)計(jì)者提供高效的嵌入式門(mén)陣列功能和靈活的可編程邏輯，嵌入式陣列由大量的嵌入陣列塊（EAB）組成，它可以用作存貯器和復(fù)雜邏輯功能。□硬件描述語(yǔ)言 （HDL）MAX＋PLUSⅡ 支持各種 HDL 設(shè)計(jì)輸入選項(xiàng)，包括VHDL、 Verilog HDL 和 Altera 硬件描述語(yǔ)言 AHDL。MAX＋PLUSⅡCompiler（編譯程序）可以對(duì)這些語(yǔ)言表達(dá)的邏輯進(jìn)行綜合并將其映射到 Altera 的任何器件系列中。Compiler 使用庫(kù)映射文件（.lmf）把其它 CAE 工具專(zhuān)用的符號(hào)和引腳名映射為 MAX＋PLUSⅡ宏功能和基本門(mén)庫(kù)單元。該模塊選擇合適的邏輯化簡(jiǎn)單法，并去除冗長(zhǎng)邏輯，確保對(duì)某種特定的器件結(jié)構(gòu)盡可能有效地使用器件的邏輯資料。設(shè)計(jì)規(guī)則的基礎(chǔ)是可靠性，這涉及到含有異步輸入、行波時(shí)鐘、以時(shí)鐘為基礎(chǔ)的多級(jí)邏輯、置位與消除的配置及競(jìng)爭(zhēng)條件等性能的邏輯。 31 / 158設(shè)計(jì)校驗(yàn)設(shè)計(jì)校驗(yàn)過(guò)程包括設(shè)計(jì)仿真和定時(shí)分析，使用是測(cè)試邏輯操作和設(shè)計(jì)的內(nèi)部定時(shí)。MAX＋PLUSⅡ的設(shè)計(jì)輸入工具與 Timing Analyzer 集成在一起，這樣只需簡(jiǎn)單地設(shè)計(jì)中的起點(diǎn)和終端加上標(biāo)志即可確定最短與最長(zhǎng)的傳播延時(shí)。按 F1 鍵可以即時(shí)訪問(wèn)對(duì)話框上的信息、高亮度的菜單命令或彈出式信息。 i1:IN std_logic。其它還有很多編程器硬件廠家都能提供編程支持。進(jìn)行定時(shí)仿真的分辨率是 。、編程文件的產(chǎn)生Assembler（裝配程序）模塊為一個(gè)已編譯的設(shè)計(jì)創(chuàng)建一個(gè)或多個(gè)編程目標(biāo)文件（.pof） 、SRAM 目標(biāo)文件（.sof ）和/或 JEDEC 文件（.jed） 。Fitter 的報(bào)告文件提供詳細(xì)信息說(shuō)明設(shè)計(jì)中的定時(shí)要求是如何實(shí)現(xiàn)的。設(shè)計(jì)原理MAX＋PLUSⅡ處理一個(gè)設(shè)計(jì)時(shí)， Compiler（編譯程序）在設(shè)計(jì)文件中讀取信息并產(chǎn)生編程文件和仿真文件，Timing Analyze（定時(shí)分析程序）分析設(shè)計(jì)的定時(shí)，Message Processor （信息處理程序）自動(dòng)定位錯(cuò)誤。圖 底層編輯程序的特性允許設(shè)計(jì)者觀察器件中所有已分配的和未分配的邏輯。移動(dòng)過(guò)程中，連線就像橡皮筋那樣保持著。□全集成化 MAX＋PLUSⅡ的設(shè)計(jì)輸入、處理與校驗(yàn)功能一起提供了全集成化的一套可編程邏輯開(kāi)發(fā)工具，可以加快動(dòng)態(tài)調(diào)試，縮短開(kāi)發(fā)周期。FLASHlogic 系列FLASH Logic 系列的性能結(jié)構(gòu)革新使它非常適合于那些要求內(nèi)部 RAM，在線重新配置（ICR ） 、ISP 或 JTAG BST 支持的應(yīng)用，F(xiàn)LASH Logic 系列是基于 SRAM 的，此外內(nèi)部還有不易失的 FLASH 單元，省卻了外部數(shù)據(jù)源。 FPGA 開(kāi)發(fā)系統(tǒng) 在 PC 機(jī)用戶的 XILINX FPGA 開(kāi)發(fā)系統(tǒng)之中，目前主要采用 Viewlogic 的 和 ALDEC 的 Foundation Series。 當(dāng)單片 FPGA 不足以定義數(shù)字系統(tǒng)完整的邏輯功能時(shí)，可以采用多個(gè) FPGA 芯片，以一定的格式相互連接，分部定義，從而總合地完成整個(gè)系統(tǒng)的功能。 由于 FPGA 的現(xiàn)場(chǎng)可編程特性，其在線的電路調(diào)試與修改不須將 FPGA 從電路板中取出，因此能以多種封裝形式（如 PQFP、TQFP、BGA 等）減小體積，增加引腳數(shù)量。使用鐵氧體磁珠安裝在元件的引線上，用作高頻電路的去耦，濾波以及寄生振蕩的抑制。對(duì)于射頻電路接地，要求接地線盡量要短或者根本不用接線而實(shí)現(xiàn)接地。高頻情況下，三者可以統(tǒng)一，即用高電導(dǎo)率材料(如銅)封閉并接地。Z0＝L/C＝377(d/w) (μr/εr)，如果 極好。最基本的干擾抑制技術(shù)是屏蔽、濾波、接地。項(xiàng)目立項(xiàng)完成，成立項(xiàng)目組的同時(shí)要成立對(duì)應(yīng)的測(cè)試項(xiàng)目組。 硬件信息庫(kù)為了共享技術(shù)資料，我們希望建立一個(gè)共享資料庫(kù)，每一塊單板都希望將的最有價(jià)值最有特色的資料歸入此庫(kù)。單板硬件詳細(xì)設(shè)計(jì) 在單板硬件進(jìn)入到詳細(xì)設(shè)計(jì)階段，應(yīng)提交單板硬件詳細(xì)設(shè)計(jì)報(bào)告。聯(lián)調(diào)后，必須經(jīng)總體辦和管理辦，對(duì)聯(lián)調(diào)結(jié)果進(jìn)行評(píng)審，看是不是符合設(shè)計(jì)要求。 符合規(guī)范的原理圖及 PCB 圖。關(guān)鍵器件落實(shí)后，即要進(jìn)行結(jié)構(gòu)電源設(shè)計(jì)、單板總體設(shè)計(jì)。? 系統(tǒng)工程組網(wǎng)及使用說(shuō)明? 基本配置及其互連方法? 運(yùn)行環(huán)境? 硬件整體系統(tǒng)的基本功能和主要性能指標(biāo)? 硬件分系統(tǒng)的基本功能和主要功能指標(biāo) 7 / 158? 功能模塊的劃分? 關(guān)鍵技術(shù)的攻關(guān)? 外購(gòu)硬件的名稱(chēng)型號(hào)、生產(chǎn)單位、主要技術(shù)指標(biāo)? 主要儀器設(shè)備? 內(nèi)部合作，對(duì)外合作，國(guó)內(nèi)外同類(lèi)產(chǎn)品硬件技術(shù)介紹? 可靠性、穩(wěn)定性、電磁兼容討論? 電源、工藝結(jié)構(gòu)設(shè)計(jì)? 硬件測(cè)試方案從上可見(jiàn)，硬件開(kāi)發(fā)總體方案，把整個(gè)系統(tǒng)進(jìn)一步具體化。硬件開(kāi)發(fā)流程制定的目的是規(guī)范硬件開(kāi)發(fā)過(guò)程控制，硬件開(kāi)發(fā)質(zhì)量，確保硬件開(kāi)發(fā)能按預(yù)定目的完成。167。 TIA/EIA122167。 開(kāi)發(fā)環(huán)境 82167。 電源濾波： 48167。 軟件開(kāi)發(fā)流程： 12167。 硬件工程師基本素質(zhì)與技術(shù) 5第二章 硬件開(kāi)發(fā)規(guī)范化管理 5第一節(jié) 硬件開(kāi)發(fā)流程 5167。 接口標(biāo)準(zhǔn)： 42167。 TTL、ECL、PECL、CMOS 標(biāo)準(zhǔn) 54167。 TMS320 C54X DSP 硬件結(jié)構(gòu) 110167。其次，根據(jù)需求分析制定硬件總體方案，尋求關(guān)鍵器件及電咱的技術(shù)資料、技術(shù)途徑、技術(shù)支持，要比較充分地考慮技術(shù)可能性、可靠性以及成本控制，并對(duì)開(kāi)發(fā)調(diào)試工具提出明確的要求。技術(shù)開(kāi)放，資源共享，促進(jìn)公司整體的技術(shù)提升。立項(xiàng)完成后，項(xiàng)目組就已有了產(chǎn)品規(guī)格說(shuō)明書(shū)，系統(tǒng)需求說(shuō)明書(shū)及項(xiàng)目總體方案書(shū)，這些文件都已進(jìn)行過(guò)評(píng)審。硬件需求分析完成后，項(xiàng)目組即可進(jìn)行硬件總體設(shè)計(jì)，并撰寫(xiě)硬件總體方案書(shū)。單板詳細(xì)設(shè)計(jì)包括兩大部分：? 單板軟件詳細(xì)設(shè)計(jì)? 單板硬件詳細(xì)設(shè)計(jì)單板軟、硬件詳細(xì)設(shè)計(jì)，要遵守公司的硬件設(shè)計(jì)技術(shù)規(guī)范，必須對(duì)物料選用，以及成本控制等上加以注意。PCB 板設(shè)計(jì)完成后，就要進(jìn)行單板硬件過(guò)程調(diào)試，調(diào)試過(guò)程中要注意多記錄、總結(jié)，勤于整理，寫(xiě)出單板硬件過(guò)程調(diào)試文檔。模塊在 rndI 服務(wù)器中的文檔管理數(shù)據(jù)庫(kù)中。這份文檔應(yīng)包括以下內(nèi)容：?jiǎn)伟逵布δ苣K劃分，單板硬件各模塊調(diào)試進(jìn)度，調(diào)試中出現(xiàn)的問(wèn)題及解決方法，原始數(shù)據(jù)記錄、系統(tǒng)方案修改說(shuō)明、單板方案修改說(shuō)明、器件改換說(shuō)明、原理圖、PCB 圖修改說(shuō)明、可編程器件修改說(shuō)明、調(diào)試工作階段總結(jié)、調(diào)試進(jìn)展說(shuō)明、下階段調(diào)試計(jì)劃以及測(cè)試方案的修改。167。 內(nèi)部驗(yàn)收流程制定的目的是加強(qiáng)內(nèi)部驗(yàn)收的規(guī)范化管理，加強(qiáng)設(shè)計(jì)驗(yàn)證的控制，確保產(chǎn)品開(kāi)發(fā)盡快進(jìn)入中試和生產(chǎn)并順利推向市場(chǎng)。不同電源平面不能重疊。四、屏蔽1 屏蔽 模型：屏蔽效能 SE(dB)＝反射損耗 R(dB)＋吸收損耗 A(dB)高頻射頻屏蔽的關(guān)鍵是反射，吸收是低頻磁場(chǎng)屏蔽的關(guān)鍵機(jī)理。五、接地300KHz 以下一般單點(diǎn)接地，以上多點(diǎn)接地，混合接地頻率范圍50KHz～10MHz。分線路板安裝濾波器、貫通濾波器、連接器濾波器。 FPGA 產(chǎn)品性能和技術(shù)參數(shù)一、FPGA 概念： 用戶現(xiàn)場(chǎng)可編程門(mén)陣列——FPGA 器件（Field Programmable Gate Array）是八十年代中期出現(xiàn)的新概念，是一種可由用戶自行定義配置的高容量密度的專(zhuān)用集成電路（ASIC） 。FPGA 的基本工作原理：1）FPGA 的工作模式： FPGA 的工作模式有主動(dòng)模式、周邊模式和從動(dòng)模式三種。當(dāng) LCA 被初始化并正確判斷其配置模式后，配置數(shù)據(jù)開(kāi)始被加載。MAX5000 系列MAX5000 系列是 ALTERA 第一代 MAX 器件，它廣泛應(yīng)用于需要高級(jí)組合邏輯，其成本又較便宜的場(chǎng)合，這類(lèi)器件的集成度為 300～3800 可用門(mén)，有 20～100 個(gè)引腳，由于該產(chǎn)品已經(jīng)很成熟，加之 ALTERA 公司對(duì)其不斷改進(jìn)和采用更先進(jìn)的工藝，使得MAX5000 器件每個(gè)宏單元的價(jià)格可與大批量生產(chǎn)的 ASIC 和門(mén)陣列相近，基于 EPROM的 MAX5000 系列也是編程信息不易失的。而且，該設(shè)計(jì)環(huán)境還應(yīng)當(dāng)允許設(shè)計(jì)者自由選擇他們使用的設(shè)計(jì)輸入方法和工具。 27 / 158使用 MAX＋PLUSⅡ軟件進(jìn)行設(shè)計(jì)的過(guò)程包括四個(gè)階段：設(shè)計(jì)輸入、設(shè)計(jì)處理、設(shè)計(jì)校驗(yàn)和器件編程。Compiler 的先進(jìn)的波形綜合算法根據(jù)用戶定義的輸入波形及輸入波形（經(jīng)過(guò)寄存器的、組合的狀態(tài)機(jī)邏輯的）自動(dòng)生成邏輯關(guān)系。MAX＋PLUS Ⅱ Compiler 從 EDIF 網(wǎng)表文件讀取 LPM 模塊，自動(dòng)進(jìn)行優(yōu)化，產(chǎn)生具有特定結(jié)構(gòu)的宏功能。綜合選擇可以是面向特定器件系列專(zhuān)門(mén)設(shè)置的，以發(fā)揮器件結(jié)構(gòu)的優(yōu)勢(shì)。劃分工作可以全部自動(dòng)進(jìn)行，可以部分由用戶控制，也可以全部由用戶控制進(jìn)行。仿真結(jié)果可以在波形編輯器或文本編輯器中看到，也可以作為波形文件或文本文件打印出來(lái)。MPU 要進(jìn)行連通性檢查，以確保編程適配器與器件之間有良好的電接觸。VHDL 誕生于 1981 年，新語(yǔ)言的目標(biāo)有兩方面：首先是設(shè)計(jì)者企圖用這種語(yǔ)言描述復(fù)雜的電路系統(tǒng)；其次他們希望這種語(yǔ)言成為一種標(biāo)準(zhǔn)，使之在 VHSIC 計(jì)劃中各種成員能按標(biāo)準(zhǔn)的格式向其他成員提供設(shè)計(jì)。 34 / 158二、VHDL 的基本術(shù)語(yǔ)： 在 VHDL 中，有的術(shù)語(yǔ)幾乎要用于 VHDL 的每一種描述，因此在進(jìn)一步介紹 VHDL 語(yǔ)言以前必須對(duì)這些基本術(shù)語(yǔ)作一清楚描述。 32 / 158Altera 還提供 FLEX 卸裝電纜和 FLEX8000 編程用的 BitBlaster。如果建立或保持時(shí)間、最小脈寬或振蕩周期不合要求，Message Processor（信息處理器）就報(bào)告出現(xiàn)的問(wèn)題。、工業(yè)標(biāo)準(zhǔn)輸出格式MAX＋PLUSⅡCompiler（編譯程序）可以建立多種仿真環(huán)境里使用的網(wǎng)表。Compiler 的 Fitter（試配）模塊應(yīng)用試探法把經(jīng)過(guò)綜合的設(shè)計(jì)最恰當(dāng)?shù)赜靡粋€(gè)或多個(gè)器件實(shí)現(xiàn)。 29 / 158MAX＋PLUSⅡ也能讀取 OrCAD 的原理圖文件（.sch ）和 Xilinx 的網(wǎng)表格式文件（.xnf） ,以便面向 Altera 器件，對(duì)設(shè)計(jì)進(jìn)行編譯和集成。波形編輯功能允許設(shè)計(jì)者對(duì)波形進(jìn)行拷貝、剪切、粘貼、重復(fù)與伸展，從而可用內(nèi)部節(jié)點(diǎn)，觸發(fā)器和狀態(tài)機(jī)建立設(shè)計(jì)文件；把波形組合成組，顯示出二進(jìn)制、八進(jìn)制、十進(jìn)制或十六進(jìn)制值；通過(guò)把一組波形重迭到另一組波形上，對(duì)兩組仿真結(jié)果進(jìn)行比較。MAX ＋PLUSⅡ各應(yīng)用程序間高度的集成化允許信息在各應(yīng)用程序之間自由地來(lái)回流動(dòng)。MAX＋PLUSⅡ設(shè)計(jì)環(huán)境提供的靈活性和高性能是無(wú)可比擬的。此外，它們能提供很快的輸入寄存器建立時(shí)間，多個(gè)系統(tǒng)時(shí)鐘和可編程的速度/功率控制，I/O 引腳輸出電壓擺率是可控制的。數(shù)據(jù)在 LCA 內(nèi)部串行并轉(zhuǎn)換成數(shù)據(jù)字，然后被并行地寫(xiě)入內(nèi)部配置存儲(chǔ)器陣列。 21 / 158A、主動(dòng)模式： 在主動(dòng)模式下，LCA 自動(dòng)地從外部 PROM 或 EPROM 加載配置的程序數(shù)據(jù)。去耦環(huán)路芯片Zp ZL較大電源分配環(huán)路 20 / 158 與 EPLD 器件（Erasable Programmable Logic Devices)相比，F(xiàn)PGA 主要具有下述特點(diǎn)：1）EPLD 器件為邏輯塊級(jí)可編程，而 FPGA 為邏輯門(mén)級(jí)可編程。π 型濾波器通帶到阻帶的過(guò)渡性能最好，最能保證工作信號(hào)質(zhì)量。好的接地方式：樹(shù)形接地信號(hào)電路屏蔽罩的接地。單板上的屏蔽實(shí)體包括變壓器、傳感器、放大器、DC/DC 模塊等。模型：VN1＝I 2ZG為電源 I2流經(jīng)地平面阻抗 ZG而在 1 號(hào)電路感應(yīng)的噪聲電壓。測(cè)試項(xiàng)目手冊(cè)要通過(guò)總體辦組織的評(píng)審，然后才組成專(zhuān)家進(jìn)行驗(yàn)收。軟件開(kāi)發(fā)與硬件結(jié)構(gòu)密切聯(lián)系在一起的。單板軟件過(guò)程調(diào)試文檔應(yīng)當(dāng)包括以下內(nèi)容：?jiǎn)伟遘浖δ苣K劃分及各功能模塊調(diào)試進(jìn)度、單板軟件調(diào)試出現(xiàn)問(wèn)題及解決、下階段的調(diào)試計(jì)劃、測(cè)試方案