【正文】 1987 年 12 月 VHDL 被接納作為 IEEE1076 標準，目前，計算機輔助工程工作站制造廠家的整個業(yè)界正在把 VHDL 作為它們的仿真、綜合與布圖等工具的輸入與輸出的標準，VHDL 正迅速地被接納為一種通用的設(shè)計交換媒介，成為一種工業(yè)級標準語言。通過配套的編程適配器，MPU 還支持功能測試，這樣為仿真而建立的向量也可以應(yīng)用于已編程器件，從而校驗其功能。設(shè)計者可以交互式地指定命令，或者通過基于文本的命令文件去完成和種任務(wù)，諸如監(jiān)視設(shè)計方案中的毛刺、振蕩器和寄存器的建立和保持時間；到達用戶定義的條件時，停止仿真；強制觸發(fā)器為高或低電平；進行功能測試等。若設(shè)計太大無法裝入指定器件，設(shè)計者可以指定增加器件的類型和數(shù)目。很多先進的邏輯選擇可以進一步擴展設(shè)計者對邏輯綜合施加影響的能力。MAX＋ PLUSⅡ支持 LPM 標準定義的所有門和運算部件。Compiler 自動為分配狀態(tài)位和狀態(tài)變量。設(shè)計輸入MAX＋PLUSⅡ能夠?qū)⑹褂?MAX＋PLUS Ⅱ設(shè)計輸入工具或其它各種工業(yè)標準 CAE設(shè)計輸入工具生成的設(shè)計文件綜合為一個設(shè)計體系。Altera 的MAX＋ PLUSⅡ開發(fā)系統(tǒng)是一種全集成化的可編程邏輯設(shè)計環(huán)境，能滿足所有這些要求。MAX7000 系列MAX7000 系列是 ALTERA 第二代結(jié)構(gòu)的器件，它是工業(yè)界速度最快的高集成度可編程邏輯器件系列， 其集成度為 600～5000 門可用門，有 32～256 宏單元和 36～164 個用戶 I/O 引腳，該系列器件的組合傳播延時快達 5 ns，16 位計數(shù)器頻率為 。在數(shù)據(jù)配置過程中，配 22 / 158置數(shù)據(jù)以固定的格式傳輸，數(shù)據(jù)流均由一串行引導(dǎo)數(shù)據(jù)引導(dǎo)，且配置數(shù)據(jù)按幀傳輸。不同的工作模式可通過模式選擇控制位來控制。FPGA 概念由美國 Xilinx 公司首創(chuàng)，成為九十年代集成電路產(chǎn)業(yè)銷售額增長速率最快的產(chǎn)品。從電路形式分，有單電容型、單電感型、L 型、π 型。另一種分法是： 單點接地； 多點接地。工作頻率低于 1MHz 時，噪聲一般由電場或磁場引起，(磁場引起時干擾，一般在幾百赫茲以內(nèi))，1MHz 以上，考慮電磁干擾。公共阻抗耦合問題。項目完成開發(fā)工作和文檔及相關(guān)技術(shù)資料后，首先準備測試環(huán)境，進行自測，并向總體辦遞交《系統(tǒng)測試報告》及項目驗收申請表，總體辦審核同意項目驗收申請后，要求項目組確定測試項目，并編寫《測試項目手冊》 。 軟件開發(fā)流程：與硬件開發(fā)流程相對應(yīng)的是軟件開發(fā)流程，軟件開發(fā)流程是對大型系統(tǒng)軟件開發(fā)規(guī)范化管理文件，流程目的在對軟件開發(fā)實施有效的計劃和管理，從而進一步提高軟件開發(fā)的工程化、系統(tǒng)化水平，提高 XXXX 公司軟件產(chǎn)品質(zhì)量和文檔管理水平，以保證軟件開發(fā)的規(guī)范性和繼承性。 單板軟件過程調(diào)試文檔 每月收集一次單板軟件過程調(diào)試文檔，或調(diào)試完畢（指不滿一月）收集，盡可能清楚，完整列出軟件調(diào)試修改過程。167。當單板調(diào)試完成，項目組要把單板放到相應(yīng)環(huán)境進行單板硬件測試，并撰寫硬件測試文檔。本書其他章節(jié)的大部分內(nèi)容都是與該部分有關(guān)的，希望大家在工作中不斷應(yīng)用，不斷充實和修正，使本書內(nèi)容更加豐富和實用。硬件總體設(shè)計的主要任務(wù)就是從總體上進一步劃分各單板的功能以及硬件的總體結(jié)構(gòu)描述，規(guī)定各單板間的接口及有關(guān)的技術(shù)指標。項目組接到任務(wù)后，首先要做的硬件開發(fā)工作就是要進行硬件需求分析，撰寫硬件需求規(guī)格說明書。 5 / 158167。關(guān)鍵器件索取樣品。 TMS320C54X 的軟件編程 114第四章 常用通信協(xié)議及標準 120第一節(jié) 國際標準化組織 120167。 TTL、ECL、MOS 互連與電平轉(zhuǎn)換 66第六節(jié) 母板設(shè)計指南 67167。 串口設(shè)計： 43167。 硬件開發(fā)流程文件介紹 5167。 項目實施管理流程： 12167。 20mA 電流環(huán)路串行接口與聯(lián)接方法 47第四節(jié) 單板硬件設(shè)計指南 48167。 常用 CPU 介紹 81167。 ANSI 122167。第六，內(nèi)部驗收及轉(zhuǎn)中試，硬件項目完成開發(fā)過程。硬件開發(fā)流程是指導(dǎo)硬件工程師按規(guī)范化方式進 6 / 158行開發(fā)的準則，規(guī)范了硬件開發(fā)的全過程。硬件需求分析主要有下列內(nèi)容。關(guān)鍵元器件往往是一個項目能否順利實施的重要目標。 關(guān)鍵元器件的功能描述及評審，元器件的選擇。只有對各種可能的環(huán)節(jié)驗證到才能保證機器走向市場后工作的可靠性和穩(wěn)定性。 單板總體設(shè)計方案在單板的總體設(shè)計方案定下來之后應(yīng)出這份文檔，單板總體設(shè)計方案應(yīng)包含單板版本號，單板在整機中的位置、開發(fā)目的及主要功能，單板功能描述、單板邏輯框圖及各功能模塊說明，單板軟件功能描述及功能模塊劃分、接口簡單定義與相關(guān)板的關(guān)系，主要性能指標、功耗和采用標準。自測完畢應(yīng)出單板硬件測試文檔，單板硬件測試文檔包括以下內(nèi)容：單板功能模塊劃分、各功能模塊設(shè)計輸入輸出信號及性能參數(shù)、各功能模塊測試點確定、各測試參考點實測原始記錄及分析、板內(nèi)高速信號線測試原始記錄及分析、系統(tǒng) I/O 口信號線測試原始記錄及分析，整板性能測試結(jié)果分析。它規(guī)范了系統(tǒng)測試工作的行為，以提高系統(tǒng)測試的可控性，從而為系統(tǒng)質(zhì)量保證提供一個重要手段。EMC 就圍繞這些問題進行研究。一個重要思想是：PCB 上的 EMC 主要取決于直流電源線的 Z 0ZS1ZL1ZS2ZL2I1I2ZGI1＋I 2VN1,2VS1VS2 15 / 158C→∞，好的濾波，L→0，減小發(fā)射及敏感。磁屏蔽要求高磁導(dǎo)率的材料做封閉的屏蔽體，為了讓渦流產(chǎn)生的磁通和干擾產(chǎn)生的磁通相消達到吸收的目的，對材料有厚度的要求?；旌辖拥貢r，一端屏蔽層接地，一端通過電容接地。CM 在 1MHz 時，占主導(dǎo)地位。3）FPGA 器件具有用戶現(xiàn)場可編程的優(yōu)越特性。 串行模式中，在相應(yīng)的時鐘信號控制下，配置數(shù)據(jù)串行地由外部的 PROM 器件進入 LCA的內(nèi)部存儲區(qū)。 FPGA 的開發(fā)工具的使用：一基于 EEPROM的 MAX9000 系列有 6000～12022 個可用門，320～560 個宏單元，最多 216 個用戶 I/O 引腳，這種集成度以及 JTAG BST 和 ISP 支持，使它成為即用到 PLD 特性又具有 ISP 的靈活性的門陣列設(shè)計中的理想選擇?！醵嗥脚_ MAX＋PLUSⅡ可在基于 48奔騰之 PC 的 Microsoft Windows 或Windows NT 下運行，也可以在 Sun SPARC 工作站、 HP9000 系列 700 工作站和 DEC Alpha AXP 工作站的 X windows 下運行。這種“dragand drop”的圖形編輯方法可以快速移動一個或多個對象，也可以移動整個一塊區(qū)域。設(shè)計者可在設(shè)計編譯之前分配和邏輯單元，編譯后再察看與修改結(jié)果。MAX＋ PLUSⅡ?qū)哟物@示程序可以顯示方案的層次結(jié)構(gòu)，允許設(shè)計者穿越層次，自動打開適合于每個設(shè)計文件的編輯程序。設(shè)計者可以為選定的邏輯功能指定定時要求，也可以把設(shè)計作為一個整體來指定定時要求。VHDL 接口 建立與 VHDL 仿真器一起使用的 VHDL 網(wǎng)表。（2）定時仿真在定時仿真里，MAX＋PLUSⅡ的仿真器在設(shè)計方案被綜合和優(yōu)化之后，對其進行測試。對器件進行編程和校驗的全部硬件和軟件均可從 Altera 公司獲得。 下面的例子給出一個二選一的數(shù)據(jù)選擇器的實體描述： ENTITY mux2 IS PORT(i0:IN std_logic。鍵入 shift+F1 將鼠標指針變?yōu)橐粋€問號，可以圖元、宏功能、AHDL 關(guān)鍵字等屏幕的任何項目上掀動鼠標以獲得有關(guān)該項目上下文意義的幫助。此外，Message Processor（信息處理器）可以找出Timing Analyzer 在設(shè)計文件中已證實的關(guān)鍵路徑，并在適當?shù)脑O(shè)計編輯器中顯示之。Altera 和各種 CAE 賣主均可提供設(shè)計校驗軟件。指明規(guī)則違反的情況，以幫助設(shè)計者決定在設(shè)計中需要編輯哪些部分。還要去除設(shè)計方案沒用的邏輯。 Altera 為 74 系列的 100 多種器件及定制宏功能提供 LMF（庫映射文件） ，這些宏功能適合于 Cadence、Mentor Graphics、Minc、OrCAD 和 Viewlogic 等公司的工具生成的文件。這些 HDL 中的每一種都能實現(xiàn)狀態(tài)機、其值表、條件邏輯和布爾方程，也支持加、減、相符和比較復(fù)雜的設(shè)計了。□開放的界面 Altera 的工作與 CAE 廠家聯(lián)系緊密，MAX ＋PLUS Ⅱ可與其它工業(yè)標準設(shè)計輸入、綜合與校驗工具鏈接。其它結(jié)構(gòu)特性如多個偏差時鐘，時鐘鎖定、時鐘放大鎖相環(huán)電路和內(nèi)部三態(tài)總線，可以滿足系統(tǒng)級集成要求的性能和效率，這些特性使它可用于那些傳統(tǒng)上使用門陣列的領(lǐng)域。 24 / 158ALTERA 的 PLD 系列產(chǎn)品ALTERA 公司提供 7 個系列的通用 PLD 產(chǎn)品：FLEX 10K、FLEX8000、MAX9000 、MAX7000、FLASHLogic、MAX5000 和 Classic 器件，如表所示，靈活邏輯單元陣列（Flexible Logic Element Matrix，F(xiàn)LEX）結(jié)構(gòu)，使用查找表實現(xiàn)邏輯功能。C、從動模式： 處于從動模式的 FPGA，在加載過程中數(shù)據(jù)及與其同步的時鐘均由外部電路提供。CLB 為門級結(jié)構(gòu)，但 LCA 對用戶而言表現(xiàn)為邏輯塊的特性，使得 LCA 具有一個極強的邏輯解來實現(xiàn)優(yōu)化的高密度門陣列。七、其它單板的干擾抑制涉及的面很廣，從傳輸線的阻抗匹配到元器件的 EMC 控制，從生產(chǎn)工藝到扎線方法，從編碼技術(shù)到軟件抗干擾等。單板內(nèi)數(shù)字地、模擬地有多個，只允許提供一個共地點。雙絞線是個很好例子。關(guān)鍵線路如復(fù)位線等接近地回線。問題的 14 / 158種類包括公共阻抗耦合、串擾、高頻載流導(dǎo)線產(chǎn)生的輻射和通過由互連布線和印制線形成的回路拾取噪聲等。中研部在項目立項審核或項目立項后以書面文件通知中試部，中試部以此來確定是否參與該項目的測試及中試準備的相關(guān)人選，并在方案評審階段參與進來對產(chǎn)品的工藝、結(jié)構(gòu)、兼容 13 / 158性及可生產(chǎn)性等問題進行評審，在產(chǎn)品開發(fā)的后期，項目組將中試的相關(guān)資料備齊，提交《新產(chǎn)品準備中試聯(lián)絡(luò)單》 ，由業(yè)務(wù)部、總體辦、中研計劃處審核后，提交中試部進行中試準備，在項目內(nèi)部驗收后轉(zhuǎn)中試，在中試過程中出現(xiàn)的中試問題，由中試部書面通知反饋給項目組，進行設(shè)計調(diào)整直至中試通過。立項時，對硬件的開發(fā)方案的審查是重要內(nèi)容。要特別強調(diào)的 11 / 158是：要詳細列出詳細的設(shè)計細節(jié)，其中包括中斷、主程序、子程序的功能、入口參數(shù)、出口參數(shù)、局部變量、函數(shù)調(diào)用和流程圖。 硬件開發(fā)文檔規(guī)范文件介紹 為規(guī)范硬件開發(fā)過程中文檔的編寫，明確文檔的格式和內(nèi)容，規(guī)定硬件開發(fā)過程中所需文檔清單，與《硬件開發(fā)流程》對應(yīng)制定了《硬件開發(fā)文檔編制規(guī)范》 。這樣做的目的在于讓項目組重新審查一下，某個單板詳細設(shè)計通不過，是否會引起項目整體設(shè)計的改動。單板總體設(shè)計完成后，出單板總體設(shè)計方案書。硬件需求分析和硬件總體設(shè)計完成后，總體辦和管理辦要對其進行評審。167。硬件工程師應(yīng)勇于嘗試新的先進技術(shù)之應(yīng)用，在產(chǎn)品硬件設(shè)計中大膽創(chuàng)新。 V 系列標準 125167。 時鐘信號的作用 95167。 接口驅(qū)動及支持芯片 51167。 FPGA 的開發(fā)工具的使用： 22167。 1 / 158硬件工程師手冊目 錄第一章 概述 3第一節(jié) 硬件開發(fā)過程簡介 3167。 FPGA 產(chǎn)品性能和技術(shù)參數(shù) 19167。 高速時鐘線設(shè)計 50167。 電源設(shè)計 91第九節(jié) 時鐘、同步與時鐘分配 95167。 I 系列標準 125167。 硬件工程師職責一個技術(shù)領(lǐng)先、運行可靠的硬件平臺是公司產(chǎn)品質(zhì)量的基礎(chǔ)，硬件工程師職責神圣，責任重大。所有硬件工程師應(yīng)把學(xué)流程、按流程辦事、發(fā)展完善流程、監(jiān)督流程的執(zhí)行作為自己的一項職責，為公司的管理規(guī)范化做出的貢獻。而產(chǎn)品的好壞特別是系統(tǒng)的設(shè)計合理性、科學(xué)性、可靠性、穩(wěn)定性與總體設(shè)計關(guān)系密切。CAD 室可利用相應(yīng)分析軟件進行輔助分析。單板軟件的詳細設(shè)計報告由管理辦組織審查，而單板硬件的詳細設(shè)計報告，則要由總體辦、管理辦、CAD 室聯(lián)合進行審查，如果審查通過，方可進行 PCB 板設(shè)計，如果通不過，則返回硬件需求分析處，重新進行整個過程。第二節(jié) 硬件開發(fā)文檔規(guī)范167。 單板軟件詳細設(shè)計 在單板軟件設(shè)計完成后應(yīng)相應(yīng)完成單板軟件詳細設(shè)計報告，在報告中應(yīng)列出完成單板軟件的編程語言，編譯器的調(diào)試環(huán)境，硬件描述與功能要求及數(shù)據(jù)結(jié)構(gòu)等。其中包括立項的論證、審核分析，以期做到合理進行開發(fā)，合理進行資源分配，并對該立項前的預(yù)研過程進行規(guī)范和管理。 中試接口流程中試涉及到中央研究部與中試部開發(fā)全過程。在印制電路板設(shè)計階段對電磁兼容考慮將減少電路在樣機中發(fā)生電磁干擾。手工時鐘布線，遠離 I/O 電路，可考慮加專用信號回程線。降低噪聲電壓，有兩個途徑，對接收電路而言，B、A 和 COS0 必須減??；對干擾源而言，M 和 I1必須減小。當?shù)鼐€長度是 λ/4 波長的奇數(shù)倍時，阻抗會很高，同時相當 λ/4 天線，向外輻射干擾信號。電容的選取是非常講究的問題，也是單板 EMC 控制的手段。二、FPGA 的基本結(jié)構(gòu)與基本工作原理：FPGA 的組成與結(jié)構(gòu)： CLB:Configurable Logic Block