【正文】 而且邏輯單元控制靈活、適用范圍極廣，實(shí)現(xiàn)了大規(guī)模和超大規(guī)模電路的集成。 由仿真圖可以看出當(dāng) sel是 00 時(shí)輸出低四位即 1（ LED7 位位選碼是 0000110）；當(dāng)sel是 01 時(shí)輸出的中四位即 2（ LED7 為位選碼是 1011011）；當(dāng) sel是 10 時(shí)輸出的是高四位即 3（ LED7 位位選碼是 100111）；當(dāng) sel 是 11 是輸出的是 0（ LED7 位位選碼是0111111）。event and ck=39。四位相加的結(jié)果為 0011，由于低位有進(jìn)位，因此最終結(jié)果為 0100,。139。 (5)BCD Addition(7~4) vdata(7 downto 4)=hdata(7 downto 4)+ldata(7 downto 4)+0111 when c1=39。 For A/D Conversion Data Low Byte ldata=000000110000when middata(3 downto 0)=1111else 沈陽(yáng)理工大學(xué)學(xué)士學(xué)位論文 25 000000101000when middata(3 downto 0)=1110else 000000100100when middata(3 downto 0)=1101else 000000100100when middata(3 downto 0)=1100else 000000100010when middata(3 downto 0)=1011else 000000100000when middata(3 downto 0)=1010else 000000011000when middata(3 downto 0)=1001else 000000010110when middata(3 downto 0)=1000else 000000010100when middata(3 downto 0)=0111else 000000010010when middata(3 downto 0)=0110else 000000010000when middata(3 downto 0)=0101else 000000001000when middata(3 downto 0)=0100else 000000000110when middata(3 downto 0)=0011else 000000000100when middata(3 downto 0)=0010else 000000000010when middata(3 downto 0)=0001else 000000000000。 Dataprocess 功能：將采樣數(shù)字量轉(zhuǎn)換成 3 位 BCD 碼。 end process。 when st4= ale=39。 lock=39。 next_state=st1。 add:out std_logic_vector(2 downto 0))。對(duì)于某些系統(tǒng)輸出的的數(shù)據(jù)，應(yīng)用掃描式譯碼顯示，可使電路大為 簡(jiǎn)化。 ADC0809 的動(dòng)作大致分為 5 個(gè)步驟區(qū)間： S0， S1， S2， S3， S4。此地址經(jīng)譯碼選通 8路模擬輸入之一到比較器。 FPGA 構(gòu)成的 ASIC 芯片中包括三部分電路： （ 1） 用有限狀態(tài)機(jī)設(shè)計(jì)的 A/D 轉(zhuǎn)換控制 電路； （ 2） 將 8 位數(shù)字量 DB0~DB7 轉(zhuǎn)換為 3 位 BCD 碼的電壓值的轉(zhuǎn)換電路； （ 3） 3 位 LED 顯示器的譯碼顯示電路 圖 ADC0809 控制器的狀態(tài)轉(zhuǎn)換圖 EOC=1 st0 st1 st2 st3 st4 0/0000 0/1100 EOC=0 EOC/ALE/START/OE/LOCK 0/0000 0/0011 沈陽(yáng)理工大學(xué)學(xué)士學(xué)位論文 16 圖 ADC0809 的引腳圖 ADC0809 引腳介紹 ADC0809 芯片有 28 條引腳，采用雙列直插式封裝，下面說(shuō)明各引腳功能。而應(yīng)以 EDA 技術(shù)及 FPGA，其集成度高、速度快、性能十分可靠、用戶可自由編程 且編程語(yǔ)言通俗易懂、系統(tǒng)工程擴(kuò)展非常方便。 圖 建立新項(xiàng)目向?qū)?duì)話框 然后單機(jī) Finish 按鈕，完成設(shè)計(jì)項(xiàng)目的建立。設(shè)計(jì)人員在從事硬件電路系統(tǒng)的合計(jì)過(guò)程中，編寫(xiě) VHDL 語(yǔ)言程序之前必須對(duì)硬件電路系統(tǒng)的設(shè)計(jì)目的和設(shè)計(jì)要求有一個(gè)非常明確的認(rèn)識(shí)才行 [17]。 4） 自頂向下的設(shè)計(jì)方法：自頂向下的設(shè)計(jì)方法是將要設(shè)計(jì)的電路進(jìn)行最頂層的描述，然后利用 EDA 軟件進(jìn)行頂層仿真，如果頂層設(shè)計(jì)的仿真以滿足要求，則可以繼續(xù)將頂層劃分的模塊進(jìn)行低一級(jí)的劃分并仿真，這樣一級(jí)一級(jí)的設(shè)計(jì)最終將完成整個(gè)電路的設(shè)計(jì)。它比其他的 HDL 有更高層 次的描述。 （ 4）設(shè)計(jì)處理 設(shè)計(jì)處理是器件設(shè)計(jì)中的核心環(huán) 節(jié)。當(dāng)功能確定無(wú)誤后可以進(jìn)行硬件電路板的設(shè)計(jì)。 FPGA 是新型的可編程邏輯器件，與傳統(tǒng) ASIC 相比，具有設(shè)計(jì)開(kāi)發(fā)周期短、設(shè)計(jì)制造成本低、開(kāi)發(fā)工具先進(jìn) 等優(yōu)點(diǎn)，特別適合于產(chǎn)品的樣品開(kāi)發(fā)和小批量生產(chǎn)。 本電 壓表的電路設(shè)計(jì)正是用 VHDL 語(yǔ)言完成的， 完成電壓數(shù)據(jù)的采集、轉(zhuǎn)換、處理、顯示 。電子設(shè)計(jì)自動(dòng)化是近幾年迅速發(fā)展起來(lái)的將計(jì)算機(jī)軟件、硬件、微電子技術(shù)交叉運(yùn)用的現(xiàn)代電子設(shè)計(jì)學(xué)科 [7,11]。它包括設(shè)計(jì)準(zhǔn)備、設(shè)計(jì)輸入、功能仿真、設(shè)計(jì)處理、時(shí)序仿真和器件編程及測(cè)試等六個(gè)步驟。1996 年， IEEE 成為 VHDL 綜合標(biāo)準(zhǔn)。 2） 器件無(wú)關(guān)性： VHDL 允許使用者在進(jìn)行設(shè)計(jì)時(shí)，不需要首先選擇一個(gè)具體的器件。 VHDL 語(yǔ)言的設(shè)計(jì)流程 采用 VHDL 語(yǔ)言設(shè)計(jì)硬件電路系統(tǒng)的設(shè)計(jì)流程一般可以分為以下幾個(gè)步驟。下面將介紹Quartus ‖ 開(kāi)發(fā)軟件的文本設(shè)計(jì)輸入的使用方法。在“ Filter”欄中選擇“ Pins： all”，單擊“ List”按鈕，可以發(fā)現(xiàn)“ Node Found”中列出了 文件中所有的輸入輸出向量。 在設(shè)計(jì)中，主要采用分模塊的方式，先實(shí)現(xiàn)各個(gè)模塊，然后組成整個(gè)系統(tǒng)。 CLK：時(shí)鐘脈沖輸入端。例如ADC0809 轉(zhuǎn)換時(shí)間為 128μ s，相當(dāng)于 6MHz 的 MCS51 單片機(jī)共 64 個(gè)機(jī)器周期。 表 模擬輸入電壓與輸出電壓的對(duì)應(yīng)關(guān)系 16 進(jìn)制 2 進(jìn)制 高 4 位電壓 低 4 位電壓 0 0000 1 0001 2 0010 3 0011 4 0100 5 0101 6 0110 7 0111 8 1000 9 1001 A 1010 B 1011 C 1100 D 1101 E 1110 F 1111 沈陽(yáng)理工大學(xué)學(xué)士學(xué)位論文 19 BCD 碼的運(yùn)算 由于編碼是將每個(gè)十進(jìn)制數(shù)用一組 4 位二進(jìn)制數(shù)來(lái)表示，因此，若將這種 BCD 碼直接交計(jì)算機(jī)去運(yùn)算，由于計(jì)算機(jī)總是把數(shù)當(dāng)作二進(jìn)制數(shù)來(lái)運(yùn)算，所以結(jié)果可能會(huì)出錯(cuò)。 entity ad is port(clk:in std_logic。039。 next_state=st2。 start=39。 end case。盡管狀態(tài)機(jī)的設(shè)計(jì)理論并沒(méi)有增加多少新的內(nèi)容，但EDA 工具的發(fā)展使?fàn)顟B(tài)機(jī)的設(shè)計(jì)技術(shù)和實(shí)現(xiàn)方法有了新的內(nèi)容。 signal hdata:std_logic_vector(11 downto 0)。 c2=39。039。 else hdata(11 downto 8)+ldata(11 downto 8)。 led_dp:out std_logic。 when count=2 else 39。 數(shù)字電壓表是大學(xué)物理教學(xué)和實(shí)驗(yàn)中的重要儀表，其數(shù)字化是指將連續(xù)的模擬電壓量轉(zhuǎn)換成不連續(xù)、離散的數(shù)字量并加以顯示。作為他們的孩子，我秉承了他們樸實(shí)、堅(jiān)韌的性格，也因此我有足夠的信心和能力去戰(zhàn)勝前進(jìn)道路上的艱難險(xiǎn)阻；也因?yàn)樗麄兊娜找孕羷?，我才有機(jī)會(huì)進(jìn)入大學(xué)，進(jìn)而取得進(jìn)一步發(fā)展的機(jī)會(huì)。 展望： 本系統(tǒng)是用 FPGA 實(shí)現(xiàn)的數(shù)字電壓表。 (2) 沈陽(yáng)理工大學(xué)學(xué)士學(xué)位論文 28 led_dp=39。 entity leddisplay is port(bcdcode:in std_logic_vector(11 downto 0)。 and c1=39。039。 when hdata(7 downto 4)+ldata(7 downto 4)01001 else 39。 architecture one of dataprocess is signal middata:std_logic_vector(7 downto 0)。 end one。139。 when st3= ale=39。 lock=39。 dataout=temp。 use 。高四位的結(jié)果為 0100.三位合計(jì)值為 ，與 + 的結(jié)果一樣。為此可采用下述三種方式 。 OE：數(shù)據(jù)輸出允許信號(hào)，輸入，高電平有效。 圖 數(shù)字電壓表系統(tǒng)模塊 方案二： 基于 VHDL 語(yǔ)言的系統(tǒng)設(shè)計(jì)是采用自頂向下的設(shè)計(jì)方法，將系統(tǒng)劃分為多個(gè)功能模塊，然后再逐個(gè)實(shí)現(xiàn)各個(gè)模塊的功能，最終把他們組合在一起，形成一 個(gè)大的系統(tǒng)。 圖 仿真波形編輯窗口 Insert Node or Bus 對(duì)話框中提供了被添加 Node 或 Bus 的名稱、類型、數(shù)值類型、數(shù)制類型和總線寬度等屬性。設(shè)計(jì)人員可以根據(jù)自己的實(shí)際情況靈活選擇使用 [16]。在 CPLD/FPGA 綜合時(shí)，還可以使用 EDA 軟件商提供的各種庫(kù)和程序包。同時(shí) VHDL 還支持層次化的設(shè)計(jì)，支持系統(tǒng)元件庫(kù)和用戶設(shè)計(jì)的元件庫(kù)。 VHDL 于 1987 年由國(guó)際標(biāo)準(zhǔn)化組織 IEEE（ IEEE STD 1076_1987）所確認(rèn)。這便于后端各種不同接口電路的匹配。 伴隨著集成電路 (IC)技術(shù)的發(fā)展，電子設(shè)計(jì)自動(dòng)化 (EDA)逐漸成為重要的設(shè)計(jì)手段，己經(jīng)廣泛應(yīng)用于模擬與數(shù)子電路系統(tǒng)等許多領(lǐng)域。它支持設(shè)計(jì)庫(kù)和可重復(fù)使用的元件生成，支持階層設(shè)計(jì)，提供模塊設(shè)計(jì)的創(chuàng)建。而采用 FPGA 進(jìn)行產(chǎn)品開(kāi)發(fā)，可以靈活地進(jìn)行模塊配置，大大 縮短了開(kāi)發(fā)周期，也有利于數(shù)字電壓表向小型化、集成化的方向發(fā)展。 （ 2）高度集成化，高工作頻率 一般的 FPGA 內(nèi)部都集成有上百萬(wàn)的邏輯門(mén)，可以在其內(nèi)部規(guī)劃出多個(gè)與傳統(tǒng)小規(guī)模集成器件功能相當(dāng)?shù)哪K。主要有： 1) 語(yǔ)法檢查和設(shè)計(jì)規(guī)則檢查 2)邏輯優(yōu)化和綜合 3)適配和分割 4)布局和布線 （ 5）時(shí)序仿真 時(shí)序仿真又稱后仿真或延時(shí)仿真。因此， VHDL 在 CPLD/FPGA 的應(yīng)用方面較為廣泛； VHDL 可以用比較少的篇幅將一個(gè)復(fù)雜的問(wèn)題描述得很清楚。除了 VHDL沈陽(yáng)理工大學(xué)學(xué)士學(xué)位論文 5 自身預(yù)定的 10 中數(shù)據(jù)類型外在 VHDL 程序設(shè)計(jì)中還可以由用戶自定義數(shù)據(jù)類型。 Quartus II 在 21 世紀(jì)初推出，是 Altera 前一代 FPGA/CPLD 集成開(kāi)發(fā)環(huán)境 MAX+plus II 的更新?lián)Q代產(chǎn)品，其界面友好，使用便捷。選中 VHDL File，單擊 OK 按鈕，彈出一個(gè)無(wú)名稱的文本編輯窗口，可以在此文本編輯窗口中輸入VHDL 文件。 1 能夠?qū)崿F(xiàn)一個(gè)通道的采樣控制； 2 產(chǎn)生 ADC0809 工作所需的各種控制信號(hào)； 3 計(jì)算轉(zhuǎn)換后的數(shù)字電壓信號(hào)，并以 BCD 碼方式表示。 D0～ D7： 8 位數(shù)字量輸出端。下降沿啟動(dòng) A/D 轉(zhuǎn)換，之后 EOC 輸出信號(hào)變低，指示轉(zhuǎn)換正在進(jìn)行。 沈陽(yáng)理工大學(xué)學(xué)士學(xué)位論文 18 BCD 碼 BCD 碼的介紹 8 位數(shù)字量 BD0~BD7 如何變成 3 位 BCD 碼？用 FPG