【正文】 tity ad is port(clk:in std_logic。有些系統(tǒng)，比如計算機，某些 A/D 轉(zhuǎn)換器，是以這樣的形式輸出數(shù)據(jù)的：由選通信號控制多路開關(guān)，先后送出（由高位到低位或由低位到高位）一位十進制的 BCD 碼選通信號可用節(jié)拍發(fā)生器產(chǎn)生。 表 模擬輸入電壓與輸出電壓的對應(yīng)關(guān)系 16 進制 2 進制 高 4 位電壓 低 4 位電壓 0 0000 1 0001 2 0010 3 0011 4 0100 5 0101 6 0110 7 0111 8 1000 9 1001 A 1010 B 1011 C 1100 D 1101 E 1110 F 1111 沈陽理工大學學士學位論文 19 BCD 碼的運算 由于編碼是將每個十進制數(shù)用一組 4 位二進制數(shù)來表示，因此，若將這種 BCD 碼直接交計算機去運算，由于計算機總是把數(shù)當作二進制數(shù)來運算，所以結(jié)果可能會出錯。 每個步驟區(qū)間的動作方式如下： 步驟 S0：對 ADC0809 進行復位操作； 步驟 S1：由 FPGA 發(fā)出信號要求 ADC0809 進行 A/D 轉(zhuǎn)換； 步驟 S2：轉(zhuǎn)換后，轉(zhuǎn)換完畢后的 EOC 將高電位降到低電位，而轉(zhuǎn)換時間 100us； 步驟 S3：轉(zhuǎn)換結(jié)束，有 FPGA 發(fā)出讀命令； 步驟 S4： 有 FPGA 讀取 DB0~DB7 上的數(shù)字轉(zhuǎn)換資料，并鎖存數(shù)據(jù)。例如ADC0809 轉(zhuǎn)換時間為 128μ s，相當于 6MHz 的 MCS51 單片機共 64 個機器周期。 START 上升沿將逐次逼近寄存器復位。 CLK：時鐘脈沖輸入端。 IN0～ IN7： 8 路模擬量輸入端。 在設(shè)計中，主要采用分模塊的方式，先實現(xiàn)各個模塊，然后組成整個系統(tǒng)。采用FPGA 芯片控制通用 A/D 轉(zhuǎn)換器可是速度、靈活性大大優(yōu)于微處理器和通用 A/D 轉(zhuǎn)換器構(gòu)成的數(shù)字電壓表。在“ Filter”欄中選擇“ Pins： all”，單擊“ List”按鈕，可以發(fā)現(xiàn)“ Node Found”中列出了 文件中所有的輸入輸出向量。 2)輸入文本文件 輸入文本文件的操作步驟如下： 選擇菜單命令下的“ File— New”，彈出如圖 所示的新建文件對話框。下面將介紹Quartus ‖ 開發(fā)軟件的文本設(shè)計輸入的使用方法。 Quartus II 開發(fā)平臺簡介 Quartus ‖軟件介紹 Quartus II 是 Altera 提供的 FPGA/CPLD 開發(fā)集成環(huán)境， Altera 是世界最大可編程邏輯器件供應(yīng)商之一。 VHDL 語言的設(shè)計流程 采用 VHDL 語言設(shè)計硬件電路系統(tǒng)的設(shè)計流程一般可以分為以下幾個步驟。 5） 數(shù)據(jù)類型豐富：作為硬件描述語言的一種， VHDL 數(shù)據(jù)類型豐富。 2） 器件無關(guān)性： VHDL 允許使用者在進行設(shè)計時，不需要首先選擇一個具體的器件。甚至在有時描述過程中中有算法的描述，而無硬件的痕跡。1996 年， IEEE 成為 VHDL 綜合標準。在設(shè)計處理過程中，編譯軟件將對設(shè)計輸入文件進行邏輯化簡、綜合優(yōu)化和適配，最后產(chǎn)生編程用的編程文件。它包括設(shè)計準備、設(shè)計輸入、功能仿真、設(shè)計處理、時序仿真和器件編程及測試等六個步驟。最后將設(shè)計好的，由 EDA 軟件生成的燒寫文件下 載到配置設(shè)備中去，進行在線調(diào)試，如果這時的結(jié)果與要求不一致，可以立即更改設(shè)計軟件，并再次燒寫到配置芯片中而不必改動外接硬件電路。電子設(shè)計自動化是近幾年迅速發(fā)展起來的將計算機軟件、硬件、微電子技術(shù)交叉運用的現(xiàn)代電子設(shè)計學科 [7,11]。傳統(tǒng)的數(shù)字電壓表多以單片機為控制核心，芯片集成度不高，系統(tǒng)連線復雜，難以小型化，尤其在產(chǎn)品需求發(fā)生變化時，不得不重新布版、調(diào)試，增加了投資風險和成本 [4]。 本電 壓表的電路設(shè)計正是用 VHDL 語言完成的， 完成電壓數(shù)據(jù)的采集、轉(zhuǎn)換、處理、顯示 。 VHDL 設(shè)計技術(shù)對可編程專用集成電路 (ASIC)的發(fā)展起著極為重要的作用。 FPGA 是新型的可編程邏輯器件，與傳統(tǒng) ASIC 相比，具有設(shè)計開發(fā)周期短、設(shè)計制造成本低、開發(fā)工具先進 等優(yōu)點，特別適合于產(chǎn)品的樣品開發(fā)和小批量生產(chǎn)。 目前電子技術(shù)的發(fā)展主要體現(xiàn)在 EDA領(lǐng)域 ,數(shù)字系統(tǒng)的設(shè)計正朝著速度快、容量大、體積小、重量輕的方向發(fā)展。當功能確定無誤后可以進行硬件電路板的設(shè)計。 FPGA 設(shè)計流程 可編程邏輯器件的設(shè)計是利用 EDA 開發(fā)軟件和編程土具對器件開發(fā)的過程。 （ 4）設(shè)計處理 設(shè)計處理是器件設(shè)計中的核心環(huán) 節(jié)。 1993 年， IEEE 1076 標準被升級、更新，新的 VHDL 標準為 IEEE STD 1076_1993。它比其他的 HDL 有更高層 次的描述。目前， VHDL 已成為一種設(shè)計、仿真、綜合的標準硬件描述語言。 4） 自頂向下的設(shè)計方法：自頂向下的設(shè)計方法是將要設(shè)計的電路進行最頂層的描述，然后利用 EDA 軟件進行頂層仿真，如果頂層設(shè)計的仿真以滿足要求，則可以繼續(xù)將頂層劃分的模塊進行低一級的劃分并仿真，這樣一級一級的設(shè)計最終將完成整個電路的設(shè)計。而且用戶利用 VHDL 編寫的各種成果都可以以庫的形式存放，在后續(xù)的設(shè)計中可以繼續(xù)使用 [13,14]。設(shè)計人員在從事硬件電路系統(tǒng)的合計過程中，編寫 VHDL 語言程序之前必須對硬件電路系統(tǒng)的設(shè)計目的和設(shè)計要求有一個非常明確的認識才行 [17]。 文本設(shè)計輸入方式 Quartus ‖軟件支持 VHDL、 VeriogHDL 和 AHDL 等硬件描述語言。 圖 建立新項目向?qū)υ捒? 然后單機 Finish 按鈕，完成設(shè)計項目的建立。如圖 所示 圖 添加 Node 或 Bus 對話框 在圖 中單擊 ”Node Found”按鈕，就會彈出 Node Found 對話框，如圖 所示。而應(yīng)以 EDA 技術(shù)及 FPGA，其集成度高、速度快、性能十分可靠、用戶可自由編程 且編程語言通俗易懂、系統(tǒng)工程擴展非常方便。 本系統(tǒng)共分為 6 個模塊，分別為時鐘分頻（ div_f）、數(shù)據(jù)采集控制（ cs_control）、數(shù)據(jù)串轉(zhuǎn)并（ chuan2bing）、顯示數(shù)值計算（ data_calculate）、數(shù)碼管掃描（ led_select）、顯示譯碼（ led_translate） 。 FPGA 構(gòu)成的 ASIC 芯片中包括三部分電路： （ 1） 用有限狀態(tài)機設(shè)計的 A/D 轉(zhuǎn)換控制 電路； （ 2） 將 8 位數(shù)字量 DB0~DB7 轉(zhuǎn)換為 3 位 BCD 碼的電壓值的轉(zhuǎn)換電路； （ 3） 3 位 LED 顯示器的譯碼顯示電路 圖 ADC0809 控制器的狀態(tài)轉(zhuǎn)換圖 EOC=1 st0 st1 st2 st3 st4 0/0000 0/1100 EOC=0 EOC/ALE/START/OE/LOCK 0/0000 0/0011 沈陽理工大學學士學位論文 16 圖 ADC0809 的引腳圖 ADC0809 引腳介紹 ADC0809 芯片有 28 條引腳，采用雙列直插式封裝，下面說明各引腳功能。當 A／ D 轉(zhuǎn)換結(jié)束時，此端輸入一個高電平，才能打開輸出三態(tài)門，輸出數(shù)字量。此地址經(jīng)譯碼選通 8路模擬輸入之一到比較器。 （ 1）定時傳送方式 對于一種 A/D 轉(zhuǎn)換器來說，轉(zhuǎn)換時間作為一項技術(shù)指標是已知的和固定的。 ADC0809 的動作大致分為 5 個步驟區(qū)間： S0， S1， S2， S3， S4。 表中將 8 位數(shù)字量分為高 4 位 HB 和低 4 位 LB，這樣每個 4 位碼的 編程都是從0000~1111 的 16 組碼，由于 5V 被 8 位二進制碼最大值除得到的結(jié)果是 ，即數(shù)字量每增大 1 對應(yīng)模擬電壓增大 。對于某些系統(tǒng)輸出的的數(shù)據(jù)，應(yīng)用掃描式譯碼顯示，可使電路大為 簡化。 use 。 add:out std_logic_vector(2 downto 0))。 process(current_state,eoc) begin case current_state is when st0= 沈陽理工大學學士學位論文 21 ale=39。 next_state=st1。039。 lock=39。039。 when st4= ale=39。 next_state=st0。 end process。 狀態(tài)機設(shè)計是一類重要的時序電路，是許多邏輯電路的核心部件，是實現(xiàn)高效率、高可靠性邏輯控制的重要途徑。 Dataprocess 功能：將采樣數(shù)字量轉(zhuǎn)換成 3 位 BCD 碼。 signal vdata:std_logic_vector(11 downto 0)。 For A/D Conversion Data Low Byte ldata=000000110000when middata(3 downto 0)=1111else 沈陽理工大學學士學位論文 25 000000101000when middata(3 downto 0)=1110else 000000100100when middata(3 downto 0)=1101else 000000100100when middata(3 downto 0)=1100else 000000100010when middata(3 downto 0)=1011else 000000100000when middata(3 downto 0)=1010else 000000011000when middata(3 downto 0)=1001else 000000010110when middata(3 downto 0)=1000else 000000010100when middata(3 downto 0)=0111else 000000010010when middata(3 downto 0)=0110else 000000010000when middata(3 downto 0)=0101else 000000001000when middata(3 downto 0)=0100else 000000000110when middata(3 downto 0)=0011else 000000000100when middata(3 downto 0)=0010else 000000000010when middata(3 downto 0)=0001else 000000000000。039。 (5)BCD Addition(7~4) vdata(7 downto 4)=hdata(7 downto 4)+ldata(7 downto 4)+0111 when c1=39。 else hdata(7 downto 4)+ldata(7 downto 4)+0001 when c1=39。139。139。四位相加的結(jié)果為 0011，由于低位有進位，因此最終結(jié)果為 0100,。 ck:in std_logic。event and ck=39。139。 由仿真圖可以看出當 sel是 00 時輸出低四位即 1（ LED7 位位選碼是 0000110）；當sel是 01 時輸出的中四位即 2（ LED7 為位選碼是 1011011）；當 sel是 10 時輸出的是高四位即 3（ LED7 位位選碼是 100111）；當 sel 是 11 是輸出的是 0（ LED7 位位選碼是0111111）。隨著 EDA 技術(shù)的廣泛應(yīng)用， FPGA 已成為現(xiàn)代數(shù)字系統(tǒng)設(shè)計的主要手段，在 QUARTUS II 環(huán)境下采用 VHDL 語言實現(xiàn)了數(shù)據(jù)采集、轉(zhuǎn)換及顯示。而且邏輯單元控制靈活、適用范圍極廣，實現(xiàn)了大規(guī)模和超大規(guī)模電路的集成。 還有就是要感謝我身邊的朋友，在軟件的使用上給予了我很大的幫助，如果沒有你們的支持和傾心