【正文】 解決的辦法是對(duì)二進(jìn)制加法運(yùn)算的結(jié)果采用 加 6 修正 ,這種修正稱為 BCD 調(diào)整。 沈陽(yáng)理工大學(xué)學(xué)士學(xué)位論文 18 BCD 碼 BCD 碼的介紹 8 位數(shù)字量 BD0~BD7 如何變成 3 位 BCD 碼？用 FPGA 實(shí)現(xiàn)乘除法是很耗資源的，因而，下面采用查表方法求取 BD0~BD7 與模擬輸入電壓 0~5v 的對(duì)應(yīng)關(guān)系?？蓳?jù)此設(shè)計(jì)一個(gè)延時(shí)子程序， A/D 轉(zhuǎn)換啟動(dòng)后即調(diào)用此子程序，延遲時(shí)間一到，轉(zhuǎn)換肯定已經(jīng)完成了，接著就可進(jìn)行數(shù)據(jù)傳送。下降沿啟動(dòng) A/D 轉(zhuǎn)換，之后 EOC 輸出信號(hào)變低，指示轉(zhuǎn)換正在進(jìn)行。要求時(shí)鐘頻率不高于 640KHZ。 D0～ D7： 8 位數(shù)字量輸出端。主要分為如下幾個(gè)模塊：時(shí)鐘分頻（ div_f）、數(shù)據(jù)采集控制（ cs_control） 、數(shù)據(jù)串轉(zhuǎn)并（ chuan2bing）、顯示數(shù)值計(jì)算（ data_calculate）、數(shù)碼管掃描（ led_select） 、顯示譯時(shí)鐘 信號(hào) start A/D 轉(zhuǎn)換器 A/D轉(zhuǎn)換控制模塊 數(shù)據(jù)轉(zhuǎn)換 模 塊 譯碼模塊 ale add oe eoc 數(shù)據(jù)輸入 沈陽(yáng)理工大學(xué)學(xué)士學(xué)位論文 14 碼（ led_translate）。 1 能夠?qū)崿F(xiàn)一個(gè)通道的采樣控制； 2 產(chǎn)生 ADC0809 工作所需的各種控制信號(hào)； 3 計(jì)算轉(zhuǎn)換后的數(shù)字電壓信號(hào)，并以 BCD 碼方式表示。可以通過(guò)“≥”、“ ”、“≤”及“ ”沈陽(yáng)理工大學(xué)學(xué)士學(xué)位論文 11 4 個(gè) 按鈕將 Node 添加到“ Selected Nodes”欄中或者從“ Selectede Nodes”欄中刪除，“≥”和“≤”按鈕只能對(duì)單個(gè)操作有效，“ ”和“ ”按鈕對(duì)所有 Nodes 有效。選中 VHDL File，單擊 OK 按鈕，彈出一個(gè)無(wú)名稱的文本編輯窗口，可以在此文本編輯窗口中輸入VHDL 文件。 原理圖設(shè)計(jì)輸入 新項(xiàng)目建立 建立設(shè)計(jì)文件 文本設(shè)計(jì)輸入 分析 amp。 Quartus II 在 21 世紀(jì)初推出，是 Altera 前一代 FPGA/CPLD 集成開(kāi)發(fā)環(huán)境 MAX+plus II 的更新?lián)Q代產(chǎn)品，其界面友好，使用便捷。①硬件電路系統(tǒng)設(shè)計(jì)要求的定義。除了 VHDL沈陽(yáng)理工大學(xué)學(xué)士學(xué)位論文 5 自身預(yù)定的 10 中數(shù)據(jù)類型外在 VHDL 程序設(shè)計(jì)中還可以由用戶自定義數(shù)據(jù)類型。對(duì)于同一個(gè)設(shè)計(jì)描述，可以采用多種不同的器件結(jié)構(gòu)來(lái)實(shí)現(xiàn)其功能。因此， VHDL 在 CPLD/FPGA 的應(yīng)用方面較為廣泛； VHDL 可以用比較少的篇幅將一個(gè)復(fù)雜的問(wèn)題描述得很清楚。 VHDL 的語(yǔ)法豐富、數(shù)據(jù)類型繁多，是描述能力很強(qiáng)的的一種硬件描述語(yǔ)言，能在高層次上以系統(tǒng)的行為進(jìn)行描述和仿真。主要有： 1) 語(yǔ)法檢查和設(shè)計(jì)規(guī)則檢查 2)邏輯優(yōu)化和綜合 3)適配和分割 4)布局和布線 （ 5）時(shí)序仿真 時(shí)序仿真又稱后仿真或延時(shí)仿真。 （ 1）設(shè)計(jì)準(zhǔn)備 在系統(tǒng)設(shè)計(jì)之前，首先要進(jìn)行方案論證、系統(tǒng)設(shè)計(jì)和器件選擇等準(zhǔn)備工 作。 （ 2）高度集成化，高工作頻率 一般的 FPGA 內(nèi)部都集成有上百萬(wàn)的邏輯門，可以在其內(nèi)部規(guī)劃出多個(gè)與傳統(tǒng)小規(guī)模集成器件功能相當(dāng)?shù)哪K。其中 EDA 設(shè)計(jì)語(yǔ)言中的 VHDL 語(yǔ)言是一種快速的電路設(shè)計(jì)工具，功能涵蓋了電路描述、電路合成、電路仿真等三大電路設(shè)計(jì)工作。而采用 FPGA 進(jìn)行產(chǎn)品開(kāi)發(fā)，可以靈活地進(jìn)行模塊配置，大大 縮短了開(kāi)發(fā)周期，也有利于數(shù)字電壓表向小型化、集成化的方向發(fā)展。此次設(shè)計(jì)主要應(yīng)用的軟件是美國(guó) ALTERA 公司自行設(shè)計(jì)的一種 Quartus Ⅱ。它支持設(shè)計(jì)庫(kù)和可重復(fù)使用的元件生成，支持階層設(shè)計(jì)，提供模塊設(shè)計(jì)的創(chuàng)建。而我們的課題所涉及的電子設(shè)計(jì)自動(dòng)化（ EDA）技術(shù)就是在這種時(shí)代背景下產(chǎn)生的，并影響巨大 [13]。 伴隨著集成電路 (IC)技術(shù)的發(fā)展，電子設(shè)計(jì)自動(dòng)化 (EDA)逐漸成為重要的設(shè)計(jì)手段，己經(jīng)廣泛應(yīng)用于模擬與數(shù)子電路系統(tǒng)等許多領(lǐng)域。 FPGA 的開(kāi)發(fā)在功能層面上可以完全脫離硬件而在 EDA 軟件上做軟仿真。這便于后端各種不同接口電路的匹配。仿真中如發(fā)現(xiàn)錯(cuò)誤，則返回設(shè)計(jì)輸入中修改邏輯設(shè)計(jì)。 VHDL 于 1987 年由國(guó)際標(biāo)準(zhǔn)化組織 IEEE（ IEEE STD 1076_1987）所確認(rèn)。 VHDL 的特點(diǎn) VHDL 描述能力非常強(qiáng)。同時(shí) VHDL 還支持層次化的設(shè)計(jì)，支持系統(tǒng)元件庫(kù)和用戶設(shè)計(jì)的元件庫(kù)。在一個(gè) EDA 工具中采用的技術(shù)技巧在其他工具中同樣可以采用。在 CPLD/FPGA 綜合時(shí)，還可以使用 EDA 軟件商提供的各種庫(kù)和程序包。⑥器件的編程。設(shè)計(jì)人員可以根據(jù)自己的實(shí)際情況靈活選擇使用 [16]。本例以 shili為例。 圖 仿真波形編輯窗口 Insert Node or Bus 對(duì)話框中提供了被添加 Node 或 Bus 的名稱、類型、數(shù)值類型、數(shù)制類型和總線寬度等屬性。后來(lái)發(fā)展起來(lái)的微處理器（單片機(jī)）控制通用 A/D 轉(zhuǎn)換器件的數(shù)字電壓表的設(shè)計(jì)的靈活性有所提高，系統(tǒng)功能的擴(kuò)展性變得簡(jiǎn)單，但是由于微處理機(jī)的引腳數(shù)量有限，其控制轉(zhuǎn)換速度和靈活性還是不能滿足日益發(fā)展的電子工業(yè)的需求。 圖 數(shù)字電壓表系統(tǒng)模塊 方案二： 基于 VHDL 語(yǔ)言的系統(tǒng)設(shè)計(jì)是采用自頂向下的設(shè)計(jì)方法，將系統(tǒng)劃分為多個(gè)功能模塊，然后再逐個(gè)實(shí)現(xiàn)各個(gè)模塊的功能，最終把他們組合在一起，形成一 個(gè)大的系統(tǒng)。 由 FPGA 設(shè)計(jì)的 ASIC 芯片： 一方面產(chǎn)生 ADC0809 的控制信號(hào)，控制 ADC0809 實(shí)現(xiàn) 0~5v 的模擬電壓到 8 位數(shù)字量DB0~DB7 的變換； 另一方面將讀入的數(shù)字量轉(zhuǎn)化成電壓工程值，并轉(zhuǎn)換為 3 位 BCD 碼的七段數(shù)字顯示字符碼送到 LED 數(shù)碼管進(jìn)行顯示。 OE：數(shù)據(jù)輸出允許信號(hào)，輸入，高電平有效。 沈陽(yáng)理工大學(xué)學(xué)士學(xué)位論文 17 首先輸入 3 位地址，并使 ALE=1，將地址存入地 址鎖存器中。為此可采用下述三種方式 。首先送出口地址并以信號(hào)有效時(shí)， OE 信號(hào)即有效，把轉(zhuǎn)換數(shù)據(jù)送上數(shù)據(jù)總線，供單片機(jī)接受 [18]。高四位的結(jié)果為 0100.三位合計(jì)值為 ，與 + 的結(jié)果一樣。 例如， ADC0809 的 DB0~DB7 是 89H（ 10001001B），高 4 位 HB 是 1000，低 4 位 LB是 1001，表中查詢到高四位 1000 對(duì)應(yīng)的 ,寫成 BCD 碼是 0010,0101,0110；低四位1001 對(duì)應(yīng)的是 ，寫成 BCD 碼是 0000,0001, ，求的 BCD 碼的運(yùn)算如下： HB 0010 0101 0110 LB 0000 0001 1000 +進(jìn)位 1 0110 結(jié)果 0010 0111 0100 譯碼，顯示電路 對(duì)多位數(shù)字顯示采用掃描式顯示可以節(jié)電，這一點(diǎn)在某些場(chǎng)合很重要。 use 。 start:out std_logic。 dataout=temp。039。 lock=39。039。 when st3= ale=39。 next_state=st4。139。 end if。 end one。當(dāng) oe 為上升沿時(shí)，在 dataout 輸出對(duì)應(yīng)的 datain 值 。 architecture one of dataprocess is signal middata:std_logic_vector(7 downto 0)。 (1)For A/D Conversion Data High Byte hdata=010010000000when middata(7 downto 4)=1111else 010001001000when middata(7 downto 4)=1110else 010000010110when middata(7 downto 4)=1101else 001110000100when middata(7 downto 4)=1100else 001101010010when middata(7 downto 4)=1011else 001100100000when middata(7 downto 4)=1010else 001010001000when middata(7 downto 4)=1001else 001001010110when middata(7 downto 4)=1000else 001000100100when middata(7 downto 4)=0111else 000110010010when middata(7 downto 4)=0110else 000101100000when middata(7 downto 4)=0101else 000100101000when middata(7 downto 4)=0100else 000010010110when middata(7 downto 4)=0011else 000001100100when middata(7 downto 4)=0010else 000000110010when middata(7 downto 4)=0001else 000000000000。 when hdata(7 downto 4)+ldata(7 downto 4)01001 else 39。 else hdata(3 downto 0)+ldata(3 downto 0)。039。 and c1=39。 and c1=39。低 4 位相加為“ 1110”，大于 9，加 6 將其調(diào)整為 BCD 碼，其值為 0100，并且向前有一進(jìn)位。 entity leddisplay is port(bcdcode:in std_logic_vector(11 downto 0)。 begin process(ck) begin if ck 39。 (2) 沈陽(yáng)理工大學(xué)學(xué)士學(xué)位論文 28 led_dp=39。 其生成項(xiàng)目符號(hào)如圖 所示： 圖 LED 顯示模塊原理圖 沈陽(yáng)理工大學(xué)學(xué)士學(xué)位論文 29 該模塊時(shí)序仿真圖如下： 圖 LED 顯示仿真時(shí)序圖 CK、 Bcdcode 是輸出端， Sel、 Seg、 Led_dp 是輸出端。 展望： 本系統(tǒng)是用 FPGA 實(shí)現(xiàn)的數(shù)字電壓表。體積大大減小、降低了功耗、集成度高，可靠性高，較好地實(shí)現(xiàn)了電壓的精準(zhǔn)測(cè)量。作為他們的孩子，我秉承了他們樸實(shí)、堅(jiān)韌的性格，也因此我有足夠的信心和能力去戰(zhàn)勝前進(jìn)道路上的艱難險(xiǎn)阻；也因?yàn)樗麄兊娜找孕羷?，我才有機(jī)會(huì)進(jìn)入大學(xué)，進(jìn)而取得進(jìn)一步發(fā)展的機(jī)會(huì)。 其硬件功能完全由軟件編程實(shí)現(xiàn)，修改調(diào)試方便，在不改變?cè)须娐返幕A(chǔ)上便可實(shí)現(xiàn)系統(tǒng)升級(jí)。 數(shù)字電壓表是大學(xué)物理教學(xué)和實(shí)驗(yàn)中的重要儀表，其數(shù)字化是指將連續(xù)的模擬電壓量轉(zhuǎn)換成不連續(xù)、離散的數(shù)字量并加以顯示。 頂層模塊設(shè)計(jì) 設(shè)計(jì)頂層文件時(shí)，使用了原理圖輸入法。 when count=2 else 39。139。 led_dp:out std_logic。高四位的結(jié)果為 ，與 + 的結(jié)果一樣。 else hdata(11 downto 8)+ldata(11 downto 8)。 沈陽(yáng)理工大學(xué)學(xué)士學(xué)位論文 26 else hdata(11 downto 8)+ldata(11 downto 8)+0110 when c2=39。039。139。 c2=39。 (3)Check BCD Addition Carry c0=39。 signal hdata:std_logic_vector(11 downto 0)。 library ieee。盡管狀態(tài)機(jī)的設(shè)計(jì)理論并沒(méi)有增加多少新的內(nèi)容，但EDA 工具的發(fā)展使?fàn)顟B(tài)機(jī)的設(shè)計(jì)技術(shù)和實(shí)現(xiàn)方法有了新的內(nèi)容。 process(lock) begin if lock=39。 end case。039。 start=39。039。 next_state=st2。 when st1= ale=39。039。 end ad。 en