【正文】 解決的辦法是對二進制加法運算的結果采用 加 6 修正 ,這種修正稱為 BCD 調整。 沈陽理工大學學士學位論文 18 BCD 碼 BCD 碼的介紹 8 位數(shù)字量 BD0~BD7 如何變成 3 位 BCD 碼？用 FPGA 實現(xiàn)乘除法是很耗資源的，因而，下面采用查表方法求取 BD0~BD7 與模擬輸入電壓 0~5v 的對應關系?？蓳?jù)此設計一個延時子程序， A/D 轉換啟動后即調用此子程序，延遲時間一到，轉換肯定已經完成了，接著就可進行數(shù)據(jù)傳送。下降沿啟動 A/D 轉換，之后 EOC 輸出信號變低，指示轉換正在進行。要求時鐘頻率不高于 640KHZ。 D0～ D7： 8 位數(shù)字量輸出端。主要分為如下幾個模塊：時鐘分頻（ div_f）、數(shù)據(jù)采集控制（ cs_control） 、數(shù)據(jù)串轉并（ chuan2bing）、顯示數(shù)值計算（ data_calculate）、數(shù)碼管掃描（ led_select） 、顯示譯時鐘 信號 start A/D 轉換器 A/D轉換控制模塊 數(shù)據(jù)轉換 模 塊 譯碼模塊 ale add oe eoc 數(shù)據(jù)輸入 沈陽理工大學學士學位論文 14 碼（ led_translate）。 1 能夠實現(xiàn)一個通道的采樣控制； 2 產生 ADC0809 工作所需的各種控制信號； 3 計算轉換后的數(shù)字電壓信號，并以 BCD 碼方式表示?？梢酝ㄟ^“≥”、“ ”、“≤”及“ ”沈陽理工大學學士學位論文 11 4 個 按鈕將 Node 添加到“ Selected Nodes”欄中或者從“ Selectede Nodes”欄中刪除，“≥”和“≤”按鈕只能對單個操作有效，“ ”和“ ”按鈕對所有 Nodes 有效。選中 VHDL File，單擊 OK 按鈕，彈出一個無名稱的文本編輯窗口，可以在此文本編輯窗口中輸入VHDL 文件。 原理圖設計輸入 新項目建立 建立設計文件 文本設計輸入 分析 amp。 Quartus II 在 21 世紀初推出，是 Altera 前一代 FPGA/CPLD 集成開發(fā)環(huán)境 MAX+plus II 的更新?lián)Q代產品，其界面友好，使用便捷。①硬件電路系統(tǒng)設計要求的定義。除了 VHDL沈陽理工大學學士學位論文 5 自身預定的 10 中數(shù)據(jù)類型外在 VHDL 程序設計中還可以由用戶自定義數(shù)據(jù)類型。對于同一個設計描述，可以采用多種不同的器件結構來實現(xiàn)其功能。因此， VHDL 在 CPLD/FPGA 的應用方面較為廣泛； VHDL 可以用比較少的篇幅將一個復雜的問題描述得很清楚。 VHDL 的語法豐富、數(shù)據(jù)類型繁多，是描述能力很強的的一種硬件描述語言，能在高層次上以系統(tǒng)的行為進行描述和仿真。主要有： 1) 語法檢查和設計規(guī)則檢查 2)邏輯優(yōu)化和綜合 3)適配和分割 4)布局和布線 （ 5）時序仿真 時序仿真又稱后仿真或延時仿真。 （ 1）設計準備 在系統(tǒng)設計之前，首先要進行方案論證、系統(tǒng)設計和器件選擇等準備工 作。 （ 2）高度集成化，高工作頻率 一般的 FPGA 內部都集成有上百萬的邏輯門，可以在其內部規(guī)劃出多個與傳統(tǒng)小規(guī)模集成器件功能相當?shù)哪K。其中 EDA 設計語言中的 VHDL 語言是一種快速的電路設計工具，功能涵蓋了電路描述、電路合成、電路仿真等三大電路設計工作。而采用 FPGA 進行產品開發(fā)，可以靈活地進行模塊配置，大大 縮短了開發(fā)周期，也有利于數(shù)字電壓表向小型化、集成化的方向發(fā)展。此次設計主要應用的軟件是美國 ALTERA 公司自行設計的一種 Quartus Ⅱ。它支持設計庫和可重復使用的元件生成，支持階層設計，提供模塊設計的創(chuàng)建。而我們的課題所涉及的電子設計自動化（ EDA）技術就是在這種時代背景下產生的，并影響巨大 [13]。 伴隨著集成電路 (IC)技術的發(fā)展，電子設計自動化 (EDA)逐漸成為重要的設計手段，己經廣泛應用于模擬與數(shù)子電路系統(tǒng)等許多領域。 FPGA 的開發(fā)在功能層面上可以完全脫離硬件而在 EDA 軟件上做軟仿真。這便于后端各種不同接口電路的匹配。仿真中如發(fā)現(xiàn)錯誤，則返回設計輸入中修改邏輯設計。 VHDL 于 1987 年由國際標準化組織 IEEE（ IEEE STD 1076_1987）所確認。 VHDL 的特點 VHDL 描述能力非常強。同時 VHDL 還支持層次化的設計，支持系統(tǒng)元件庫和用戶設計的元件庫。在一個 EDA 工具中采用的技術技巧在其他工具中同樣可以采用。在 CPLD/FPGA 綜合時，還可以使用 EDA 軟件商提供的各種庫和程序包。⑥器件的編程。設計人員可以根據(jù)自己的實際情況靈活選擇使用 [16]。本例以 shili為例。 圖 仿真波形編輯窗口 Insert Node or Bus 對話框中提供了被添加 Node 或 Bus 的名稱、類型、數(shù)值類型、數(shù)制類型和總線寬度等屬性。后來發(fā)展起來的微處理器（單片機）控制通用 A/D 轉換器件的數(shù)字電壓表的設計的靈活性有所提高，系統(tǒng)功能的擴展性變得簡單，但是由于微處理機的引腳數(shù)量有限，其控制轉換速度和靈活性還是不能滿足日益發(fā)展的電子工業(yè)的需求。 圖 數(shù)字電壓表系統(tǒng)模塊 方案二： 基于 VHDL 語言的系統(tǒng)設計是采用自頂向下的設計方法，將系統(tǒng)劃分為多個功能模塊，然后再逐個實現(xiàn)各個模塊的功能，最終把他們組合在一起，形成一 個大的系統(tǒng)。 由 FPGA 設計的 ASIC 芯片： 一方面產生 ADC0809 的控制信號，控制 ADC0809 實現(xiàn) 0~5v 的模擬電壓到 8 位數(shù)字量DB0~DB7 的變換； 另一方面將讀入的數(shù)字量轉化成電壓工程值，并轉換為 3 位 BCD 碼的七段數(shù)字顯示字符碼送到 LED 數(shù)碼管進行顯示。 OE：數(shù)據(jù)輸出允許信號，輸入，高電平有效。 沈陽理工大學學士學位論文 17 首先輸入 3 位地址，并使 ALE=1，將地址存入地 址鎖存器中。為此可采用下述三種方式 。首先送出口地址并以信號有效時， OE 信號即有效，把轉換數(shù)據(jù)送上數(shù)據(jù)總線，供單片機接受 [18]。高四位的結果為 0100.三位合計值為 ，與 + 的結果一樣。 例如， ADC0809 的 DB0~DB7 是 89H（ 10001001B），高 4 位 HB 是 1000，低 4 位 LB是 1001，表中查詢到高四位 1000 對應的 ,寫成 BCD 碼是 0010,0101,0110；低四位1001 對應的是 ，寫成 BCD 碼是 0000,0001, ，求的 BCD 碼的運算如下： HB 0010 0101 0110 LB 0000 0001 1000 +進位 1 0110 結果 0010 0111 0100 譯碼，顯示電路 對多位數(shù)字顯示采用掃描式顯示可以節(jié)電，這一點在某些場合很重要。 use 。 start:out std_logic。 dataout=temp。039。 lock=39。039。 when st3= ale=39。 next_state=st4。139。 end if。 end one。當 oe 為上升沿時，在 dataout 輸出對應的 datain 值 。 architecture one of dataprocess is signal middata:std_logic_vector(7 downto 0)。 (1)For A/D Conversion Data High Byte hdata=010010000000when middata(7 downto 4)=1111else 010001001000when middata(7 downto 4)=1110else 010000010110when middata(7 downto 4)=1101else 001110000100when middata(7 downto 4)=1100else 001101010010when middata(7 downto 4)=1011else 001100100000when middata(7 downto 4)=1010else 001010001000when middata(7 downto 4)=1001else 001001010110when middata(7 downto 4)=1000else 001000100100when middata(7 downto 4)=0111else 000110010010when middata(7 downto 4)=0110else 000101100000when middata(7 downto 4)=0101else 000100101000when middata(7 downto 4)=0100else 000010010110when middata(7 downto 4)=0011else 000001100100when middata(7 downto 4)=0010else 000000110010when middata(7 downto 4)=0001else 000000000000。 when hdata(7 downto 4)+ldata(7 downto 4)01001 else 39。 else hdata(3 downto 0)+ldata(3 downto 0)。039。 and c1=39。 and c1=39。低 4 位相加為“ 1110”，大于 9，加 6 將其調整為 BCD 碼，其值為 0100，并且向前有一進位。 entity leddisplay is port(bcdcode:in std_logic_vector(11 downto 0)。 begin process(ck) begin if ck 39。 (2) 沈陽理工大學學士學位論文 28 led_dp=39。 其生成項目符號如圖 所示： 圖 LED 顯示模塊原理圖 沈陽理工大學學士學位論文 29 該模塊時序仿真圖如下： 圖 LED 顯示仿真時序圖 CK、 Bcdcode 是輸出端， Sel、 Seg、 Led_dp 是輸出端。 展望： 本系統(tǒng)是用 FPGA 實現(xiàn)的數(shù)字電壓表。體積大大減小、降低了功耗、集成度高，可靠性高，較好地實現(xiàn)了電壓的精準測量。作為他們的孩子，我秉承了他們樸實、堅韌的性格，也因此我有足夠的信心和能力去戰(zhàn)勝前進道路上的艱難險阻；也因為他們的日以辛勞，我才有機會進入大學，進而取得進一步發(fā)展的機會。 其硬件功能完全由軟件編程實現(xiàn)，修改調試方便，在不改變原有電路的基礎上便可實現(xiàn)系統(tǒng)升級。 數(shù)字電壓表是大學物理教學和實驗中的重要儀表，其數(shù)字化是指將連續(xù)的模擬電壓量轉換成不連續(xù)、離散的數(shù)字量并加以顯示。 頂層模塊設計 設計頂層文件時，使用了原理圖輸入法。 when count=2 else 39。139。 led_dp:out std_logic。高四位的結果為 ，與 + 的結果一樣。 else hdata(11 downto 8)+ldata(11 downto 8)。 沈陽理工大學學士學位論文 26 else hdata(11 downto 8)+ldata(11 downto 8)+0110 when c2=39。039。139。 c2=39。 (3)Check BCD Addition Carry c0=39。 signal hdata:std_logic_vector(11 downto 0)。 library ieee。盡管狀態(tài)機的設計理論并沒有增加多少新的內容，但EDA 工具的發(fā)展使狀態(tài)機的設計技術和實現(xiàn)方法有了新的內容。 process(lock) begin if lock=39。 end case。039。 start=39。039。 next_state=st2。 when st1= ale=39。039。 end ad。 en