【正文】 elseif (d[4]) Q=4。 Clk Out Time, ns Clock feedthrough Clock feedthrough 時鐘的上升沿和下降沿均會引發(fā)時鐘饋通效應(yīng) 81 多米諾邏輯 動態(tài) CMOS的串級問題 Clk Clk Out1 In Mp Me Mp Me Clk Clk Out2 V t Clk In Out1 Out2 ?V VTn 保持 1 0→1 動態(tài) CMOS門的輸入若出現(xiàn) 1→0的翻轉(zhuǎn)，就會導(dǎo)致預(yù)充電電荷的損失 要避免這種損失，應(yīng)使動態(tài) CMOS門在求值時只出現(xiàn) 0→1的翻轉(zhuǎn)，方法是在預(yù)充電期間置所有的輸入為 0 且無法恢復(fù)已損失了，但此時停止截止直至導(dǎo)通之前的延時期內(nèi)，求值：在預(yù)充電：V2O u t2MO u t 1。 ? Jan et al.， Digital Integrated Circuit： A Design Perspective， 2rd Edition， Anantha Chandrakasan， Borivoje Nikolic， 2022. Chapters 6。此版圖未考慮 p管和 n管的面積比 42 準(zhǔn) nMOS電路 使能控制改善負(fù)載 V A B C D F C L M 1 M 2 M 1 M 2 Enable DD 準(zhǔn) nMOS管的上拉和下拉對 PMOS管的面積要求相互沖突，為避免之，可采用這種自適應(yīng)負(fù)載 Adaptive Load。 input[7:0] d。 end end Endmodule HDL行為描述 優(yōu)先權(quán)譯碼器 8位 :描述 134 優(yōu)先權(quán)譯碼器 8位 :門級實現(xiàn) 135 優(yōu)先權(quán)譯碼器 8位 :管級實現(xiàn) 136 對于 1個 n位字 ， 先設(shè)定各個位的優(yōu)先權(quán)次序 ，用輸出表示最高優(yōu)先權(quán)的輸入位的位置 。 有任何 1個輸入為 1時 ， Q3=1， 否則為 0。39。第 6章。 多米諾邏輯 名稱由來 Clk Clk Ini PDN Inj Ini Inj PDN Ini PDN Inj Ini PDN Inj 88 多米諾邏輯 取消求值管 :好處 在預(yù)充電期間，多米諾門的輸入恒為 0，故可取消求值管，可以減少時鐘負(fù)載（為原來的 1/2），并提高下拉的驅(qū)動能力（減少 1個串聯(lián) FET） M p M e V DD PDN Clk In 1 In 2 In 3 Out1 Clk M p M e V DD PDN Clk In 4 Clk Out2 M r V DD Inputs = 0 during precharge Can be eliminated! 89 多米諾邏輯 取消求值管 :壞處 延長預(yù)充電周期：預(yù)充電需通過邏輯鏈傳播，僅當(dāng) out1預(yù)充電完畢并使 In2轉(zhuǎn)為0時， out2才能開始預(yù)充電，依此類推 存在額外功耗：上拉器件和下拉器件有可能同時導(dǎo)通 V DD Clk M p Out 1 In 1 1 0 V DD Clk M p Out 2 In 2 In 3 1 0 0 1 0 1 1 0 V DD Clk M p Out n In n 0 1 1 0 90 上的電荷提供一個電流來補(bǔ)充始終導(dǎo)通xGCV ??? MK0電荷的釋放上不至于過多影響弱導(dǎo)通很小xCLW ?? MK/ 多米諾邏輯 電荷保持電路 1 91 加速充電提供附加充電電流導(dǎo)通較大充電時， ??? MKxx VC不影響放電不提供附加電流不導(dǎo)通較小放電時， ??? MKxx VC 多米諾邏輯 電荷保持電路 2 92 多米諾邏輯 實現(xiàn)反相邏輯 :重構(gòu)邏輯 93 多米諾邏輯 實現(xiàn)反相邏輯 :差分多米諾 A B Me Mp Clk Clk Out = AB A B Mkp Clk Out = AB Mkp Mp 1 0 1 0 on off ? 優(yōu)點：同時實現(xiàn)同相和反相邏輯，無比邏輯 ? 缺點：需要雙軌信號，動態(tài)功耗較大（每個時鐘周期必定有一次翻轉(zhuǎn)） AND2/NAND2門 94 單個邏輯門 多個輸出端 實現(xiàn)多個邏輯 用于 F、 G間節(jié)點的預(yù)充電 GFf ??2 多米諾邏輯 多輸出多米諾邏輯 :結(jié)構(gòu) 用于輸出節(jié)點的預(yù)充電 MODL： Multipleoutput domino logic 本電路常用于超前進(jìn)位加法器中 95 多米諾邏輯 多輸出多米諾邏輯 :實例 ? 每個內(nèi)部節(jié)點均需預(yù)充電 ? 需被別的邏輯調(diào)用的子邏輯置于PDN下端 ? 求值晶體管數(shù)大大減少 96 多米諾邏輯 組合多米諾邏輯 :實例 ABCO ?1DEFO ?2GHO ?3GHA B C D E FO ??97 多米諾邏輯 npCMOS:結(jié)構(gòu) In1 In2 PDN In3 Me Mp Clk Clk Out1 In4 PUN In5 Me Mp Clk Clk Out2 (to PDN) 1 ? 1 1 ? 0 0 ? 0 0 ? 1 ?無串級問題： n塊輸入只允許 0 ? 1翻轉(zhuǎn)， p塊輸入只允許 1 ? 0翻轉(zhuǎn) ?速度較慢：如不增加額外的面積， p塊比 n塊慢 預(yù)充電管 求值控制管 求值控制管 預(yù)放電管 n塊 p塊 nMOS下拉鏈 pMOS上拉鏈 98 V DD ? ? C i 0 A 0 B 0 B 0 ? A 0 V DD ? B 1 ? A 1 V DD ? ? A 1 B 1 C i 1 C i 2 C i 0 C i 0 B 0 A 0 B 0 S 0 A 0 V DD ? ? V DD ? V DD ? ? B 1 C i 1 B 1 ? A 1 A 1 V DD ? S 1 C i 1 多米諾邏輯 npCMOS:實例 2位全加器 計算進(jìn)位 計算和 n塊 n塊 p塊 p塊 99 In1 In2 PDN In3 Me Mp Clk Clk Out1 In4 PUN In5 Me Mp Clk Clk Out2 (to PDN) to other PDN’ s to other PUN’ s 多米諾邏輯 npCMOS:NORA邏輯 若要將 n塊直接連到 n塊，仍需加反相器，如多米諾邏輯一樣 100 ? 定義 ? 單軌邏輯：輸入變量 0或 1，輸出變量 0或 1，單個出現(xiàn) ? 雙軌邏輯：輸入變量 、 ，輸出變量 、 ，成對出現(xiàn) ? 舉例（ AND2） ? 單軌邏輯：輸入 a、 b，輸出 a elseif (d[2]) Q=2。 elseif (d[6]) Q=6。但因存在時，輸出處于高阻態(tài)，且壓上最終穩(wěn)定在一個中間電的漏電流的漏電流 o u to u tpo u t VVMVM?????????170 動態(tài) CMOS電路 電荷泄漏 :實例 動態(tài) CMOS反相器 所有器件尺寸均為最后 Vout的穩(wěn)定電壓若小于扇出邏輯門的開關(guān)閾值，就會導(dǎo)致錯誤的輸出 71 動態(tài) CMOS電路 電荷泄漏 :對策 常通上拉器件，為負(fù)載電容補(bǔ)充電荷，尺寸較小以削弱因此而產(chǎn)生的有比問題及靜態(tài)功耗 上拉器件僅在輸出為高電平時接通，為負(fù)載電容補(bǔ)充電荷，無靜態(tài)功耗 靜態(tài)泄漏器 （ Static bleeder） 電平恢復(fù)器 （ Level Restorer） 72 動態(tài) CMOS電路 電荷分享 :概念 電荷分享 （ Charge sharing） ? FET之間的寄生電容與負(fù)載電容分享放電電荷和充電電荷，導(dǎo)致輸出電壓衰減 時鐘上升沿前： Ma、 Mb均截止， CL上電荷充滿，以保持其高電平 時鐘上升沿后： Ma導(dǎo)通， Mb截止，CL上的電荷在 CL和 CA間重新分配，使 Vout有所下降 Ma CL Clk Clk CA CB B=0 A Out Mp Me Mb NAND2 一般在串聯(lián) PDN中才會出現(xiàn)這種效應(yīng)。 Sons, Inc., 2022. Chapters 9. 中譯本：周潤德譯，超大規(guī)模集成電路與系統(tǒng)導(dǎo)論，電子工業(yè)出版社， 。同樣有維持時間的問題無關(guān)，解得與無關(guān)且與輸出低電平時，假設(shè)tCItVtCtiiIiV)V(o u tLo u tnpLo u t??????)(,0,0 157 C2MOS電路 體電荷泄漏 (3) 近似情形 線性關(guān)系電壓隨時間的變化呈非有關(guān)，則有均與、實際上???dttdVtCtItCIo u tLo u tL)()()(實際情形 58 C2MOS電路 亞閾區(qū)電流 thTGS nVVVDL eLWII /)(0 ?????????流可表示為亞微米器件的亞閾區(qū)電與 VDD有關(guān)，～ 109A kT/q=26mV(300K) 2 M H z/2 0 k H z/150nA11,fF50 1??????????????hhLhhLxo u ttfstItfstIVVVC???亞閾區(qū)電流體泄漏電流，則－若59 動態(tài) CMOS電路 基本結(jié)構(gòu) 時鐘信號：控制電路的工作并實現(xiàn)同步 實現(xiàn)邏輯操作 DDo u to u tpDDnpVVV??使充電，對通過，截止，輸出與輸入無