【正文】 not (. . .) // or 12 STUs (rounded off) . . . endmodule 復(fù)習(xí) 1. Verilog中的空白符總是忽略的嗎？ 2. 在源代碼中插入注釋有哪兩種方法？ 3. 整數(shù)常數(shù)的尺寸如何指定？缺省的尺寸及數(shù)基是多少？ 4. 設(shè)置的編譯指導(dǎo)如何解除？ 5. 編譯指導(dǎo)影響全局嗎？ 6. 在仿真時(shí)為什么要用接近實(shí)際的最大 timescale精度？ 1. 是的。 可以是相對(duì)路徑或絕對(duì)路徑 Timescale ? `timescale 說(shuō)明時(shí)間單位及精度 格式： `timescale time_unit / time_precision 如： `timescale 1 ns / 100 ps time_unit: 延時(shí)或時(shí)間的測(cè)量單位 time_precision: 延時(shí)值超出精度要先舍入后使用 ? `timescale必須在模塊之前出現(xiàn) `timescale 1 ns / 10 ps // All time units are in multiples of 1 nanosecond module MUX2_1 (out, a, b, sel)。 and 2 and2( b1, b, sel)。 and and1( a1, a, \~sel )。整數(shù)表示為： – 數(shù)字中（ _）忽略，便于查看 – 沒(méi)有定義大小 (size)整數(shù)缺省為 32位 – 缺省數(shù)基為十進(jìn)制 – 數(shù)基 (base)和數(shù)字 (16進(jìn)制 )中的字母無(wú)大小寫(xiě)之分 – 當(dāng)數(shù)值 value大于指定的大小時(shí)，截去高位。 /* The list logic selects input ”a” when sel = 0 and it selects ”b” when sel = 1. */ not (sel_, sel)。 // Dump 有信號(hào)，以及信號(hào) top. u1. u13. q。 ? 仿真時(shí)定期的將數(shù)據(jù)保存到磁盤(pán)是一個(gè)好的習(xí)慣，萬(wàn)一系統(tǒng)出現(xiàn)問(wèn)題數(shù)據(jù)也不會(huì)全部丟失。 5 $finish。 5 b = 1。 $monitor($time, “%b %h %d %o”, sig1, sig2, sig3, sig4)。 // Apply stimulus initial begin a = 0。 ? 另一個(gè)模塊可以通過(guò)模塊名及端口說(shuō)明使用多路器。每個(gè)實(shí)例都是模塊的一個(gè)完全的拷貝，相互獨(dú)立、并行。 第四章 設(shè)計(jì)舉例 1. 進(jìn)一步學(xué)習(xí) Verilog的結(jié)構(gòu)描述和行為描述 2. Verilog混合（抽象）級(jí)仿真 學(xué)習(xí)目標(biāo)： 語(yǔ)言的主要特點(diǎn) module(模塊 ) ? module能夠表示： – 物理塊，如 IC或 ASIC單元 – 邏輯塊，如一個(gè) CPU設(shè)計(jì)的 ALU部分 – 整個(gè)系統(tǒng) ? 每一個(gè)模塊的描述從關(guān)鍵詞 module開(kāi)始，有一個(gè) 名稱 （如SN74LS74， DFF， ALU等等），由關(guān)鍵詞 endmodule結(jié)束。 用戶必須在仿真前 (時(shí)間 0前 )設(shè)置探針信號(hào)才能看到信號(hào)在仿真過(guò)程中全部變化。 SignalScan窗口包括： 注：必須用 Design Brower在波形窗口中添加信號(hào)。對(duì)象的缺省設(shè)置是無(wú)操作。 當(dāng)重新啟動(dòng)仿真時(shí)，要對(duì)修改過(guò)的模塊重新編譯。 4. 讀入、調(diào)度并根據(jù)事件執(zhí)行每一個(gè)語(yǔ)句 VerilogXL采用多種加速算法提高各種抽象級(jí)的仿真速度。 基于事件仿真的時(shí)輪 (time wheel) ? 仿真器在編譯數(shù)據(jù)結(jié)構(gòu)時(shí)建立一個(gè)事件隊(duì)列。描述中含有傳輸延時(shí)。 input a, b, sel。 為什么使用 HDL ? 使用 HDL描述設(shè)計(jì)具有下列優(yōu)點(diǎn)： – 設(shè)計(jì)在高層次進(jìn)行，與具體實(shí)現(xiàn)無(wú)關(guān) – 設(shè)計(jì)開(kāi)發(fā)更加容易 – 早在設(shè)計(jì)期間就能發(fā)現(xiàn)問(wèn)題 – 能夠自動(dòng)的將高級(jí)描述映射到具體工藝實(shí)現(xiàn) – 在具體實(shí)現(xiàn)時(shí)才做出某些決定 ? HDL具有更大的靈活性 – 可重用 – 可以選擇工具及生產(chǎn)廠 ? HDL能夠利用先進(jìn)的軟件 – 更快的輸入 – 易于管理 Verilog的歷史 ? Verilog HDL是在 1983年由 GDA(GateWay Design Automation)公司的Phil Moorby所創(chuàng)。 Phi Moorby后來(lái)成為 VerilogXL的主要設(shè)計(jì)者和Cadence公司的第一個(gè)合伙人。 output out。 module twomux (out, a, b, sl)。 ? 只有當(dāng)前時(shí)間片中所有事件都處理完成后，時(shí)間才能向前。 每次重新啟動(dòng) VerilogXL，將重復(fù)上述步驟。省略這個(gè)手工過(guò)程的方法是直接對(duì)設(shè)計(jì)進(jìn)行仿真，這將自動(dòng)地對(duì)修改過(guò)的模塊進(jìn)行重新編譯。用 +access+args打開(kāi)操作，+accessargs關(guān)掉操作。 ? Groups Pane列出用戶建立的波形組 ? Waveforms Region顯示加入信號(hào)的波形 ? Names Pane在波形的左邊顯示信號(hào)名。 用 $shm_probe設(shè)置信號(hào)探針 在 $shm_probe中使用 scope/node對(duì)作為參數(shù)。 module是層次化設(shè)計(jì)的基本構(gòu)件 邏輯描述放在module內(nèi)部 語(yǔ)言的主要特點(diǎn) —模塊端口 (module ports) 端口在模塊名字后的括號(hào)中列出 端口可以說(shuō)明為input, output及inout 端口等價(jià)于硬件的引腳 (pin) ? 注意模塊的名稱 DFF，端口列表及說(shuō)明 ? 模塊通過(guò)端口與外部通信 語(yǔ)言的主要特點(diǎn) 模塊實(shí)例化 (module instances) module DFF (d, clk, clr, q, qb)。 模塊實(shí)例化 (module instances) 一個(gè)完整的簡(jiǎn)單例子 test fixture ? 被測(cè)試器件 DUT是一個(gè)二選一多路器。實(shí)例化多路器時(shí)不需要知道其實(shí)現(xiàn)細(xì)節(jié)。 b = 1。 Verilog提供了一些系統(tǒng)任務(wù)和系統(tǒng)函數(shù)，包括： 注意不能有空格 Test Fixture 響應(yīng)產(chǎn)生 ? $time是一個(gè)系統(tǒng)函數(shù)，返回當(dāng)前返回仿真時(shí)間。 sel = 1。 end // Display results initial $monitor($time, out=%b a=%b b=%b sel=%b, out, a, b, sel)。 ? VCD數(shù)據(jù)庫(kù)不記錄仿真結(jié)束時(shí)的數(shù)據(jù)。 ? $dumpvars (3, top. u2, top. u1)。 and (a1, a, sel_), (b1, b, sel)。如 2’b1101表示的是 2’b01 ? 實(shí)數(shù)常量 – 實(shí)數(shù)可用科學(xué)表示法或十進(jìn)制表示 – 科學(xué)表示法表示方式： 尾數(shù) e或 E指數(shù) ， 表示： 尾數(shù) 10指數(shù) 字符串（ string) ? 字符串要在一行中用雙引號(hào)括起來(lái)，也就是不能跨行。 and and2( b1, b, sel)。 or 1 or1( out, a1, b1)。 output out。空白符用于隔開(kāi)標(biāo)識(shí)符及關(guān)鍵詞，多余的忽略 2. //用于單行注釋， /* */用于多行注釋 3. 整數(shù)常量的尺寸由 10進(jìn)制數(shù)表示的位數(shù)確定。 not (. . .) // 123ns or 1230000 STUs . . . endmodule `timescale 1ps/ 100fs module3 (. . .)。 文本包含 (inclusion) `include ? 編譯指導(dǎo) `include在當(dāng)前內(nèi)容中插入一個(gè)文件 格式： `include “file_name” 如 `include `include parts/count. v `include ../../library/mux. v” ? `include可用于： – include保存在文件中的全局的或經(jīng)常用到的一些定義，如文本宏 – 在模塊內(nèi)部 include一些任務(wù)（ tasks)，提高代碼的可維護(hù)性。 and 2 and1( a1, a, sel_)。 not not1(\~sel ,sel)。bz01x Zextended to 32 bits 3’b1010_ 1101 3bit number, truncated to 3’b101 decimal notation 32e 4 scientific notation for scientific notation for 4100 整數(shù)常量和實(shí)數(shù)常量 ? 整數(shù)的大小可以定義也可以不定義。 input sel, // control input b, /* data inputs */ a。 // Dump實(shí)例 top. u1及其下 一 層的信號(hào) ? $dumpvars (0, top. u2, top. u1. u13. q)。 ? 在仿真前 (時(shí)間 0前 )必須先指定要觀測(cè)的波形，這樣才能看到信號(hào)完整的變化過(guò)程。 5 a = 1。 5 b = 0。 $monitor($time, , out, , a, , b, , sel)。 // MUX instance MUX2_1 mux (out, a, b, sel)。所有信號(hào)通過(guò)這些端口從模塊輸入 /輸出。 ? 模塊實(shí)例化與調(diào)用程序不同。請(qǐng)參見(jiàn)產(chǎn)品發(fā)布手冊(cè)。對(duì) $shm_probe將在下面詳細(xì)討論。 在命令行輸入 signalscan啟動(dòng)。 ncverilog還有其它一些命令行參數(shù)，如 ? 在調(diào)試時(shí)有完全的讀、寫(xiě)及連接操作，用 +access + argument ncverilog –f + access+RWC ? 要得到源文件行操作能力，用 +linedebug ncverilog f +linedebug ? 強(qiáng)制重編譯所有設(shè)計(jì)單元，使用 +noupdate NC Verilog有什么不同？ 使用 +access選項(xiàng)可以設(shè)置對(duì)所有對(duì)象的缺省操作。 編譯后的所有代碼的執(zhí)行使用同一個(gè)核。 3. 決定仿真的時(shí)間精度，在內(nèi)存中構(gòu)造一個(gè)事件隊(duì)列的時(shí)間數(shù)據(jù)結(jié)構(gòu) (時(shí)輪 ) ?！?evaluate when necessary” ? 基于周期的仿真以時(shí)鐘周期為處理單位 (與時(shí)間無(wú)關(guān) ) – 只在時(shí)鐘邊沿進(jìn)行計(jì)算，不管時(shí)鐘周期內(nèi)的時(shí)序 – 使用兩值邏輯 (1, 0) – 只關(guān)心電路功能而不關(guān)心時(shí)序，對(duì)于大型設(shè)計(jì)，效率高 – 僅適用于同步電路。 ? 下面是 MUX的結(jié)構(gòu)級(jí)描述，采用 Verilog基本單元 (門(mén) )描述。 module muxtwo (out, a, b, sel)。 IEEE 17061985標(biāo)準(zhǔn)。 ? 在 1984~1985年間， Moorby設(shè)計(jì)出了第一個(gè) VerilogXL的仿真器。 reg out。 input a, b, sl。 ? 仿真從時(shí)間 0開(kāi)始，而且時(shí)輪只能向前推進(jìn)。 當(dāng)進(jìn)入交互模式時(shí)，可以輸入 Verilog HDL語(yǔ)句并加到設(shè)計(jì)的數(shù)據(jù)結(jié)構(gòu)中。 當(dāng)采用交互模式時(shí)，可以使用 Tcl命令和針對(duì) NC