【正文】 75 共 91頁 PrimeTime工具啟動(dòng) ? source /opt/demo/ ? pt_shell（無圖形界面） 或者 ? primetimeamp。 clock=0。 (name, parent)。amp。//設(shè)定連接關(guān)系 ovm_report_info(, Called my_env::connect)。//從通道中取一個(gè)事件 ovm_report_info(,$psprintf(data_i = %2h,))。 1839。 logic [17:0] data_o。 ? 靜態(tài)時(shí)序分析 檢查建立、保持時(shí)間以及其他延時(shí)信息是否滿足設(shè)計(jì)時(shí)序要求。 } if (b 10) {// 分支二 nReturn += 10。 endproperty a10: assert property (p10)。 } endclass my_transaction tr = new()。 13 共 91頁 為什么選用 OVM？ 驗(yàn)證方法學(xué) 側(cè)重點(diǎn) EDA驗(yàn)證工具 支持的驗(yàn)證語言 基類庫是否 開源 RVM 層次化驗(yàn)證 VCS OpenVera 否 VMM 層次化驗(yàn)證 VCS SystemVerilog 是 AVM 層次化驗(yàn)證 Questasim SystemC/SystemVerilog 是 OVM 開源和不同仿真器之間的透明性 支持不同驗(yàn)證工具 支持SystemVerilog等多種語言 是 UVM 開源和快速入門 Questasim NCverilog VCS 支持SystemVerilog等多種語言 是 各種驗(yàn)證方法學(xué)比較 14 共 91頁 OVM介紹 ? OVM是一種基于 SystemVerilog的驗(yàn)證方法或者策略，已經(jīng)實(shí)現(xiàn)了一個(gè)基本的層次化驗(yàn)證平臺(tái)，大大簡(jiǎn)化驗(yàn)證工程師的工作量。 (VSIA,Virtual Socket Interface Alliance) 5 共 91頁 主要內(nèi)容 ? 驗(yàn)證的必要性 ? 驗(yàn)證方法學(xué)介紹 ? 驗(yàn)證工具介紹 ? 演示 6 共 91頁 驗(yàn)證方法學(xué) ? 方法學(xué)：又稱方法論，是一門學(xué)問采用的方法、規(guī)則與公理；一種特定的做法或一套做法。 8 共 91頁 驗(yàn)證方法比較 EDA驗(yàn)證 軟硬件協(xié)同驗(yàn)證 FPGA驗(yàn)證 編譯速度 很快 較快 慢 運(yùn)行速度 慢 較快 很快 環(huán)境搭建難度 簡(jiǎn)單 難 很難 環(huán)境重用度 高 較高 低 問題定位能力 很強(qiáng) 很強(qiáng) 低 成本 低 高 較低 9 共 91頁 傳統(tǒng)驗(yàn)證系統(tǒng) ? DUT： Design Under Test ? 適用于基于事件的仿真 和 基于周期的仿真。 ? 對(duì)象：類的實(shí)例。assertions與 verilog相比： 1. verilog是一種過程性語言。條件覆蓋 判定 覆蓋 (DecisionCoverage)： 度量程序中每一個(gè)判定的分支是否都被測(cè)試到了 。 ca: coverpoint a。 優(yōu)點(diǎn)：分析速度比較快，全面；缺點(diǎn)：不能查看功能是否正確。 rand int data_i。 ()。 endfunction: new 53 共 91頁 virtual function void build。 ovm_report_info(, Called my_env::report)。 bit rst_check。 = my_io。 61 共 91頁 腳本方式完成驗(yàn)證 ? vlib dac_hcic //創(chuàng)建庫 ? vlog +acc f ../rtl/ovm_rtl/ work dac_hcic sv +cover // 編譯整個(gè)驗(yàn)證平臺(tái) ? vsim c sv_seed 100 coverage assertcover assertdebug sva voptargs=“+acc” pli /opt/springsoft/verdi/share/PLI/MODELSIM/LINUX/ //啟動(dòng)仿真 ? view assertions //查看斷言 ? run all //開始運(yùn)行 ? quit sim // 結(jié)束仿真 62 共 91頁 ? +incdir+/home1t/opt/questasim/questasim/verilog_src/? /home1t/opt/questasim/questasim/verilog_src/? +incdir+/home/liuxp/dac/rtl/ovm_rtl ? +incdir+/home/liuxp/dac/rtl/dac_balise/dac_haf_cic ? /home/liuxp/dac/rtl/ovm_rtl/ 63 共 91頁 結(jié)果查看 斷言結(jié)果查看 代碼覆蓋率查看 64 共 91頁 斷言結(jié)果查看 — Questasim下 65 共 91頁 代碼斷言結(jié)果查看 — Verdi下 Verdi（另外一個(gè)軟件，專門用作波形查看和調(diào) 試）下查看斷言結(jié)果更加直觀，箭頭朝上就表示 斷言通過，朝下表示斷言失敗。） 當(dāng)鍵控信號(hào)為 1時(shí)，模塊產(chǎn)生并輸出 (8倍 ) 當(dāng)鍵控信號(hào)為 0時(shí)，模塊產(chǎn)生并輸出 (7倍 ) 附錄 FSK電路基本功能 91 共 91頁 。 $fsdbDumpvars(0,top,+all)。 endfunction: build 58 共 91頁 virtual function void connect。 bit clock。 ovm_report_info(,Called my_env::run)。 (name, parent)。 //〖 建議 〗 驗(yàn)證程序中可寫一些 ovm_report_info的語句供提示用： ovm_report_info(, Called my_driver::new)。 check check(.io(my_io), .clock(clock), .rst(rst), .en(rst_check)) 。 優(yōu)點(diǎn)：可直觀查看波形；缺點(diǎn)：速度慢，看不到關(guān)鍵路徑。 ()。 int foo(int a, int b) { return a / b。 data inside {[low:high]}。對(duì)象是對(duì) 現(xiàn)實(shí)世界 實(shí)體的模擬，因面能更容易地理解需求，即使用戶和分析者之間具有不同的教育背景和工作特點(diǎn)，也可很好 地溝 通。 ? 事務(wù)級(jí)仿真 一堆事件的集合即為事務(wù)，即常說的驗(yàn)證平臺(tái)。 ? ? ? 7 共 91頁 仿真技術(shù) ? 基于事件的仿真 任何一個(gè)輸入的變化都被標(biāo)記為事件，即常說的功能仿真，精度高，速度慢。 ：兩大公司共同開發(fā)維護(hù) 15 共 91頁 OVM結(jié)構(gòu) ? ovm_env ? ovm_sequencer ? ovm_agent ? ovm_scoreboard ? ovm_driver ? ovm_monitor 16 共 91頁 SystemVerilog介紹 ? SystemVerilog結(jié)合了 Verilog和 C++的概念，具有如下新功能： ? (OOP) 、 ? (Constraint Random)、 ? (Assertion) 、 ? (Functional Coverage) 。 // 0小于 262144 SystemVerilog介紹 隨機(jī)約束 20 共 91頁 SystemVerilog介紹 隨機(jī)約束 class transcation。 (posedge clock) start | req 2 (gnt==1 amp。 } TestCase1 a = 5, b = 5 nReturn = 11 TestCase2 a = 15, b = 5 nReturn = 10 TestCase3 a = 5, b = 15 nReturn = 1 TestCase4 a = 15, b = 15 nReturn = 0 路徑覆蓋率： 100% 28 共 91頁 SystemVerilog介紹 功能覆蓋率 29 共 91頁 ? Functional Coverage ? covergroup：覆蓋率模型 ? coverpoint:覆蓋點(diǎn) ? sample()：采樣函數(shù) ? bins: 倉(cāng) SystemVerilog介紹 功能覆蓋率 30 共 91頁 SystemVerilog介紹 功能覆蓋率 covergroup Covkind。 ? 形式驗(yàn)證 ? 等價(jià)性檢查： 不考慮時(shí)序信息，通常用于驗(yàn)證兩個(gè)設(shè)計(jì)是否在功能上等效（有 golden design）。 modport dut_if(input data_i, output data_o)。 endfunction `ovm_object_utils_begin(my_transaction)//在程序中 `ovm_field_int(data_i, OVM_ALL_ON + OVM_DEC