【正文】 86 共 91頁 命令輸入?yún)^(qū) 87 共 91頁 Formality— source set lib_path /home/smic/smic_65/SCC65NLL_HS_RVT_V1p1a set smic_stdlib_path ${lib_path}/synopsys/set smic_diolib_path /home/smic/smic_65/SP65NLLD2RP_OV3_TTM_V0p2a/syn/3p3v/ set smic_aiolib_path /home/smic/smic_65/SP65NLLD2RP_OV3_ANALOG_TTM_V0p2a/syn/3p3v/ set search_path “ $smic_stdlib_path $smic_aiolib_path $smic_diolib_path create_container ref read_db [list \ \ ] read_verilog {../rtl/dac_haf_cic/ \ ../rtl/dac_haf_cic/ \ ../rtl/dac_haf_cic/ \ ../rtl/dac_haf_cic/ \ ../rtl/dac_haf_cic/ \ ../rtl/dac_haf_cic/ \ ../rtl/dac_haf_cic/ \ ../rtl/dac_haf_cic/} 88 共 91頁 Formality— source set_reference_design ref:/WORK/total link $ref create_container icmp read_verilog list ../syn/list/ set_implementation_design icmp:/WORK/total set_top icmp:/WORK/total save_session replace fm_shell_session exit formalityamp。具體代碼如下： initial begin $sdf_annotate(“/home/liuxp/class/astro/SDF/top ”, )。 end always (clock_cycle/2) clock = ~clock。 tx = new()。 ovm_report_info(, Called my_test::build)。//裝載 DUT check check(.io(my_io), .clock(clock), .rst(rst), .en(rst_check), .data_out_design_for_check())。 import ovm_pkg::*。 //參考模型 Hcic_full Hcic_full (clock, en, rst, , hcic_out,)。// ovm_report_info(, Called my_env::configure)。 env_stimulus = new(env_stimulus, this)。//裝載激勵器 tlm_fifo (my_transaction) env_fifo。//初始化 endfunction : build virtual task run。//裝載虛擬接口 ovm_get_port (my_transaction) get_port。 endfunction: new //產(chǎn)生隨機事件的約束條件 constraint c_data_i { data_i = 0。// 比較器模塊接口 Endinterface io_if my_io()。是仿真的補充。 ? 模型檢查： 驗證設(shè)計的功能（沒有 golden design）。 endgroup group grp = new()。 bins hi[] = {[8:$]}。 // 分支一 } else { return 1。 req==0)。 22 共 91頁 SystemVerilog介紹 斷言 Assertion 示例 property p10。 rand bit [31:0] data。 SystemVerilog介紹 面向?qū)ο缶幊? 19 共 91頁 CRT:Constraint Random Test class my_transaction extends ovm_transaction。 ? 面向?qū)ο缶幊?： 主要是將我們實際生活中的對象經(jīng)過抽象，將它定義成為一個類，通過類的屬性和方法來模擬生活中的這個對象。 ? VMM： Verification Methodology Manual, ARM公司和 Synopsys公司。 ? 基于周期的仿真 單周期內(nèi)只檢查一次輸入并計算設(shè)計的輸出邏輯值。數(shù)字集成電路驗證方法學(xué) 浙江大學(xué) ICLAB實驗室 20221226 主要內(nèi)容 ? 驗證的必要性 ? 驗證方法學(xué)介紹 ? 驗證工具介紹 ? 演示 2 共 91頁 主要內(nèi)容 ? 驗證的必要性 ? 驗證方法學(xué)介紹 ? 驗證工具介紹 ? 演示 3 共 91頁 驗證的必要性 ? 驗證的概念，驗證與測試的區(qū)別。速度快，無時序、毛刺。 ? AVM： Advanced Verification Methodology, Mentor公司。這樣使得程序更容易結(jié)構(gòu)化、抽象起來更方便。 rand int data_i。 bit [31:0] low, high。 (posedge clock) (=data_out_design_for_check+2)amp。 endproperty A_pr1: assert property (pr1)。 // 分支二 } } TestCaes1: a = 5, b ＝ 15 覆蓋了分支一 TestCaes2: a = 15, b = 15 覆蓋了分支二 TestCase1: a = 5, b = 5 true, true TestCase2: a = 15, b = 15 false, false TestCase1: a = 5, b = 15 true, false 分支一 TestCase2: a = 15, b = 5 false, true 分支一 判定覆蓋率： 100%，條件覆蓋 100% 條件覆蓋率： 100% 判定覆蓋率： 100% 條件覆蓋率： 100%，判定覆蓋 100% 27 共 91頁 路徑覆蓋 路徑覆蓋 (PathCoverage)： 度量了是否函數(shù)的每一個分支都被執(zhí)行了。}。 //不需要調(diào)用 ()。 JasperGold 33 共 91頁 語法檢查 ? 用戶可以自由控制需要檢查的規(guī)則 ? 代碼風(fēng)格檢查：命名規(guī)范等 ? 可綜合檢查：設(shè)計的代碼是否滿足可綜合要求 ? DFT檢查：代碼是否會影響后端 DFT的設(shè)計 ? 跨時鐘域設(shè)計檢查：亞穩(wěn)態(tài)傳播檢查等 ? 常用工具為： nlint工具。 ? 優(yōu)點： ，產(chǎn)生的激勵更完整； ，用模型檢查比仿真驗證速度更快 (主要是斷言失敗的波形 )，幾十個周期，方便定位問題 ? 缺點： 只能適合用于模塊級別的驗證 形式驗證之模型檢查 39 共 91頁 物理驗證 版圖級 ? 電源電壓降 ? 串?dāng)_ Astro/ICC 布局布線工 ? 天線效應(yīng) 具中完成 ? 電遷移 40 共 91頁 物理驗證 版圖級 ? 電遷移 EM(electrical mobility) ? 概念：金屬線在電流和溫度的作用下產(chǎn)生的金屬遷移的現(xiàn)象 ? 原因：電子沿著電壓梯度漂移，與組成導(dǎo)線的金屬粒子發(fā)生碰撞，若能量很高，會使金屬導(dǎo)體的某些部位產(chǎn)生空洞或小丘，從而引起導(dǎo)線失效。//裝載接口 module check( io, input clock,rst,en)。 data_i 262144。//裝載與激勵發(fā)生器通信的通道接口： function new(string name, ovm_ponent parent)。 ovm_report_info(, Called my_driver::run)。//裝載通道 my_driver env_driver。//初始化激勵器 env_fifo = new(env_fifo, this)。