【正文】 編譯時(shí)遇到編譯指導(dǎo)后開(kāi)始有效，直至復(fù)位或被覆蓋，可能影響多個(gè)文件。 Timescale ? 所有 timescale中的最小值決定仿真時(shí)的最小時(shí)間單位。 and 2 and1( a1, a, sel_)。這些參數(shù)可以定義在同一位置。 `define not_delay 1 `define and_delay 2 `define or_delay 1 module MUX2_1 (out, a, b, sel)。 output out 。有時(shí)用轉(zhuǎn)義符完成一些轉(zhuǎn)換，如產(chǎn)生邏輯圖的 Verilog網(wǎng)表。 轉(zhuǎn)義標(biāo)識(shí)符 ( Escaped identifiers) ? 可以包含任何可打印字符 ? 反斜杠及空白符不是標(biāo)識(shí)符的一部分 module \2:1MUX (out, a, b, sel)。 ? 最長(zhǎng)可以是 1023個(gè)字符 ? 標(biāo)識(shí)符區(qū)分大小寫(xiě)， sel和 SEL是不同的標(biāo)識(shí)符 ? 模塊、端口和實(shí)例的名字都是標(biāo)識(shí)符 module MUX2_1 (out, a, b, sel)。b1100_ 0001 8bit binary 6439。 Verilog忽略空白符除非用于分開(kāi)其它的語(yǔ)言標(biāo)記。由其文法（ grammar)或語(yǔ)法 (syntax)區(qū)分。 $dumpvars (0, testfixture)。 end $dumpvars語(yǔ)法： 此語(yǔ)句將引起一個(gè)警告信息并被忽略 $dumpvars ? $dumpvars。它只記錄用戶(hù)指定的信號(hào)。除 $dumpvars外，其它任務(wù)的作用都比較直觀(guān)。 系統(tǒng)任務(wù) 功能 $dumpfile(file. dump)。 b = 0。 end // Display results initial $monitor($time, out=%b a=%b b=%b sel=%b, out, a, b, sel)。 // Apply stimulus initial begin a = 0。由 $time引起的變化不會(huì)顯示。 Test Fixture 響應(yīng)產(chǎn)生 ? $time 系統(tǒng)函數(shù)，給出當(dāng)前仿真時(shí)間 ? $monitor 系統(tǒng)任務(wù)，若參數(shù)列表中的參數(shù)值發(fā)生變化，則在時(shí)間單位末顯示參數(shù)值。 5 b = 1。 ? 過(guò)程語(yǔ)句的活動(dòng)與執(zhí)行是有差別的 – 所有過(guò)程在時(shí)間 0處于活動(dòng)狀態(tài)，并根據(jù)用戶(hù)定義的條件等待執(zhí)行； – 所有過(guò)程并行執(zhí)行，以描述硬件內(nèi)在的并行性； Test fixture 激勵(lì)描述 module testfixture。 多路器由關(guān)鍵詞 module和endmodule開(kāi)始及結(jié)束。 and (b1, b, sel)。下面將給出Test fixture的描述、 DUT的描述及如何進(jìn)行混合仿真。注意，每個(gè)實(shí)例都有自己的名字 (d0, d1, d2, d3)。 input [3: 0] d。 2. 任何時(shí)間片的事件能夠調(diào)度在同一時(shí)間片或其以后產(chǎn)生的事件。 觀(guān)測(cè)當(dāng)前范圍 (scope)所有端口 ? $shm_probe(―A‖)。只記錄用戶(hù)要觀(guān)察 (probe)的信號(hào)。 打開(kāi)一個(gè)仿真數(shù)據(jù)庫(kù)。 ? Menu Bar：通過(guò)菜單可以執(zhí)行所有基本命令。 使用 +noupdate強(qiáng)制重編譯整個(gè)設(shè)計(jì)。 ? 如果更新了源文件及仿真時(shí)用到的 SDF文件，則與它們相關(guān)的文件將重新編譯，設(shè)計(jì)也將重新 elaborate和仿真。但在門(mén)級(jí)仿真的效率差一些。 – ncsim啟動(dòng)仿真核。 ? VerilogXL采用了多種加速算法，對(duì)每種抽象級(jí)描述都能很好的仿真。 ?隨著時(shí)間推進(jìn)，被調(diào)度事件的執(zhí)行引起更多的調(diào)度事件，直至仿真結(jié)束。 ? 在同一個(gè)時(shí)間片內(nèi)發(fā)生的事件在硬件上是并行的 ? 理論上時(shí)間片可以無(wú)限。在一個(gè)時(shí)間點(diǎn)只有約 2~10%的電路活動(dòng) ? 基于事件的算法處理離散的時(shí)間、狀態(tài)和變量 – 只有電路狀態(tài)發(fā)生變化時(shí)才進(jìn)行處理，只模擬哪些可能引起電路狀態(tài)改變的元件。 not u1 (nsl, sl )。 結(jié)構(gòu)級(jí)描述 ? 結(jié)構(gòu)級(jí) Verilog適合開(kāi)發(fā)小規(guī)模元件，如 ASIC和 FPGA的單元 – Verilog內(nèi)部帶有描述基本邏輯功能的基本單元 (primitive)，如 and門(mén)。 else out = b。 – 用于綜合的庫(kù)中的大多數(shù)單元采用結(jié)構(gòu)級(jí)描述。 ? 1990年， Cadence公司收購(gòu)了 GDA公司 ? 1991年， Cadence公司公開(kāi)發(fā)表 Verilog語(yǔ)言，成立了 OVI(Open Verilog International)組織來(lái)負(fù)責(zé) Verilog HDL語(yǔ)言的發(fā)展。Moorby，劉明業(yè)等譯， 第二章 Verilog 應(yīng)用 ? 學(xué)習(xí)內(nèi)容 – 使用 HDL設(shè)計(jì)的先進(jìn)性 – Verilog的主要用途 – Verilog的歷史 – 如何從抽象級(jí) (levels of abstraction)理解 ? 電路設(shè)計(jì) ? Verilog描述 術(shù)語(yǔ)定義 (terms and definitions) ? 硬件描述語(yǔ)言 HDL：描述電路硬件及時(shí)序的一種編程語(yǔ)言 ? 仿真器 ：讀入 HDL并進(jìn)行解釋及執(zhí)行的一種軟件 ? 抽象級(jí) ：描述風(fēng)格的詳細(xì)程度，如行為級(jí)和門(mén)級(jí) ? ASIC：專(zhuān)用集成電路 (Application Specific Integrated Circuit) ? ASIC Vender：芯片制造商，開(kāi)發(fā)并提供單元庫(kù) ? 自下而上的設(shè)計(jì)流程 ：一種先構(gòu)建底層單元，然后由底層單元構(gòu)造更大的系統(tǒng)的設(shè)計(jì)方法 。 ? 自頂向下的設(shè)計(jì)流程 ：一種設(shè)計(jì)方法，先用高抽象級(jí)構(gòu)造系統(tǒng)，然后再設(shè)計(jì)下層單元 ? RTL級(jí) ：寄存器傳輸級(jí) (Register Transfer Level)，用于設(shè)計(jì)的可綜合的一種抽象級(jí) ? Tcl： Tool mand Language, 向交互程序輸入命令的描述語(yǔ)言 什么是硬件描述語(yǔ)言 HDL ? 具有特殊結(jié)構(gòu)能夠?qū)τ布壿嬰娐返墓δ苓M(jìn)行描述的一種高級(jí)編程語(yǔ)言 ? 這種特殊結(jié)構(gòu)能夠： – 描述電路的連接 – 描述電路的功能 – 在不同抽象級(jí)上描述電路 – 描述電路的時(shí)序 – 表達(dá)具有并行性 ? HDL主要有兩種： Verilog和 VHDL – Verilog起源于 C語(yǔ)言，因此非常類(lèi)似于 C語(yǔ)言，容易掌握 – VHDL起源于 ADA語(yǔ)言，格式嚴(yán)謹(jǐn)，不易學(xué)習(xí)。 ? 1995年制定了 Verilog HDL的 IEEE標(biāo)準(zhǔn)，即 IEEE1364。在本教程中的結(jié)構(gòu)級(jí)描述部分將對(duì)結(jié)構(gòu)級(jí) (門(mén)級(jí) )描述進(jìn)行更詳細(xì)的說(shuō)明。 endmodule 這個(gè)行為級(jí) RTL描述不處理 X和 Z狀態(tài)輸入，并且沒(méi)有延時(shí)。 – 用戶(hù)可以定義自己的基本單元 UDP(User Defined Privitives) – 綜合產(chǎn)生的結(jié)果網(wǎng)表通常是結(jié)構(gòu)級(jí)的。 and 1 u2 (sela, a, nsl)。仿真器響應(yīng)輸入引腳上的事件，并將值在電路中向前傳播。但實(shí)際上受硬件及軟件的限制。 Versus 交互式編譯仿真器 ? VerilogXL是一個(gè)交互式仿真器，過(guò)程如下： 1. 讀入 Verilog描述，進(jìn)行語(yǔ)義語(yǔ)法檢查，處理編譯指導(dǎo)(piler directive) 2. 在內(nèi)存中將設(shè)計(jì)編譯為中間格式，將所有模塊和實(shí)例組裝成層次結(jié)構(gòu) (設(shè)計(jì)數(shù)據(jù)結(jié)構(gòu) )。這些加速算法包括 Turbo算法，XL算法及 SwitchXL算法。核調(diào)入設(shè)計(jì)的數(shù)據(jù)結(jié)構(gòu)，構(gòu)造事件序列（時(shí)輪），調(diào)度并執(zhí)行事件的機(jī)器碼。 ? NC Verilog仿真器對(duì)源代碼采用增量編譯方式，減少了編譯時(shí)間。 NC Verilog為編譯的元件及其它文件建立一個(gè)庫(kù)結(jié)構(gòu)。缺省時(shí)只重新編譯修改過(guò)的文件。 ? Tool Bar中的按鈕有： copy, cut, paste, undo, delete, zoom, create marker, expand buses, launch the Design Brower等等。同時(shí)只能打開(kāi)一個(gè)庫(kù)寫(xiě)入。 用戶(hù)可以用 $shm_系統(tǒng)任務(wù)打開(kāi)一個(gè) SHM數(shù)據(jù)庫(kù)，設(shè)置信號(hào)探針并將結(jié)果保存到數(shù)據(jù)庫(kù)中。 觀(guān)測(cè)當(dāng)前范圍所有節(jié)點(diǎn) ? $shm_probe(alu, adder)。 3. NC Verilog希望支持 IEEE 1364 LRM規(guī)范全集。 input clk, clr。實(shí)例名是每個(gè)對(duì)象唯一的標(biāo)記，通過(guò)這個(gè)標(biāo)記可以查看每個(gè)實(shí)例的內(nèi)部。 DUT 被測(cè)器件 (device under test) module MUX2_1 (out, a, b, sel)。 or (out, a1, b1)。 Test Fixture template module testfixture。 // Data type declaration reg a, b, sel。 sel = 1。 $monitor ([“format_specifiers”,] arguments)。 ? $monitor系統(tǒng)任務(wù)支持不同的數(shù)基。 b = 1。 endmodule 0 out= 0 a= 0 b= 1 sel= 0 5 out= 0 a= 0 b= 0 sel= 0 10 out= 1 a= 0 b= 1 sel= 1 15 out= 1 a= 1 b= 1 sel= 1 結(jié)果輸出 時(shí)間單位末的概念 `timescale 1ns/1ns module testfixture。 5 b = 1。 $dumpvars()。 $dumpvars將在后面詳細(xì)描述 。 $dumpvars $dumpvars[( levels, scope*)]。 // Dump所有層次的信號(hào) ? $dumpvars (1, top)。 end 要給 $dumpvars提供層次 (levels)及范圍 (scope)參數(shù)，例如 復(fù)習(xí) 1. Verilog的基本構(gòu)建模塊是什么？是如何構(gòu)成一個(gè)系統(tǒng)的？ 2. module怎樣與其它模塊通信？ 3. 仿真時(shí)兩個(gè)性質(zhì)不同的模塊是什么？ 4. 在 test fixture中兩類(lèi)不同的過(guò)程語(yǔ)句是什么？它們有什么不同？ 5. 用什么方法能以文本格式顯示仿真結(jié)果？ 1. module是基本構(gòu)建單元。 4. LSB：最低有效位 (Lease significant bit) 5. MSB：最高有效位 (Most significant bit) 空白符和注釋 module MUX2_1 (out, a, b, sel)。 多行注釋?zhuān)?/* */內(nèi) 單行注釋 到行末結(jié)束 整數(shù)常量和實(shí)數(shù)常量 ? 整數(shù)的大小可以定義也可以不定義。hff01 64bit hexadecimal (zero extended to 64 bits) 939。 output out。 output out。綜合工具輸出綜合網(wǎng)表時(shí)也使用轉(zhuǎn)義符。 input a, b, sel 。 output out。這樣，當(dāng)要修改設(shè)計(jì)配置時(shí)，只需要在一個(gè)地方修改。 and 2 and2( b1, b, sel)。 這是因?yàn)榉抡嫫鞅仨殞?duì)整個(gè)設(shè)計(jì)進(jìn)行精確仿真 在下面的例子中，仿真時(shí)間單位（ STU）為 100fs `timescale 1ns/ 10ps module1 (. . .)。 6. 使用盡可能大的精度。 4. 使用 `re