【正文】 使用 EDA 技術(shù)開發(fā)頁面的能力也有了很大提高 ， 也使我們把理論與實(shí)踐從真正意義上 相結(jié)合了起來；考驗(yàn)了我們借助互聯(lián)網(wǎng)絡(luò)搜集、查閱相關(guān)文獻(xiàn)資料，和組織材料的綜合能力；也使我在口述和語言表達(dá)方面得到了鍛煉。 else t:=t+1。 use 。)then t:=0。 qout : out std_logic_vector(7 downto 0) )。 sel =11011111。event and clk=39。 qin1 : in std_logic_vector(3 downto 0)。 else tem2=tem2+1。 signal tem2:std_logic_vector(3 downto 0)。 end if。039?？蓪﹂T級電路的延時、定時狀態(tài)、驅(qū)動能力等進(jìn)行仿真 。 VHDL 的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱設(shè)計(jì)實(shí)體（可以是一個元件， 一個電路模塊或一個系統(tǒng)）分成外部（或稱可是部分 ,及端口 )和內(nèi)部（或稱不可視部分），既涉及實(shí)體的內(nèi)部功能和算法完成部分。綜合過程就是將電路的高級語言描述轉(zhuǎn)換低級的、可與目標(biāo)器件 FPGA/CPLD相映射的網(wǎng)表文件。 第五章 波形仿真 .................................... 錯誤 !未定義書簽。采用 EDA 作為開發(fā)工具， VHDL 語言為硬件描述語言， QUARTUS II 作為程序運(yùn)行平臺，所開發(fā)的程序通過調(diào)試運(yùn)行、波形仿真驗(yàn)證，初步實(shí)現(xiàn)了設(shè)計(jì)目標(biāo)。 數(shù)字電子鐘設(shè)計(jì)源程序 ........................... 錯誤 !未定義書簽。經(jīng)過培訓(xùn)，學(xué)員可以掌握 HDL 語言的初步開發(fā)能力，并且解決 FPGA 產(chǎn)品開發(fā)過程中的常見問題，掌握基于 FPGA 的嵌入式系統(tǒng)（ NIOSII）的設(shè)計(jì)和調(diào)試方法。自 IEEE 公布了 VHDL 的標(biāo)準(zhǔn)版本， IEEE1076（簡稱87 版 )之后，各 EDA 公司相繼推出了自己的 VHDL 設(shè)計(jì)環(huán)境，或宣布自己的設(shè)計(jì)工具可以和 VHDL 接口。 (4)對于用 VHDL 完成的一個確定的設(shè)計(jì)，可以利用 EDA 工具進(jìn)行邏輯綜合和優(yōu)化，并自動的把 VHDL 描述設(shè)計(jì)轉(zhuǎn)變成門級網(wǎng)表。 qout1 : out std_logic_vector(3 downto 0)。139。 entity fen24 is port (clk : in std_logic。 tem2=0000。 end behave。 architecture behave of sel is begin process(clk,rst) variable t:integer range 0 to 7。 when 2=qout=1111。 end process。 rst:in std_logic。 when others =qout=39。 begin if(rst=39。 end behave。 [5]《數(shù)字邏輯設(shè)計(jì)》第四版 人民郵電出版社 [美 ]Brian Holdsworth C live Wood [6]《數(shù)字電子技術(shù)基礎(chǔ)》高等教育出版社 閻石主編。 end if。 architecture behave of fen100 is constant counter_len:integer:=23999。 case t is when 0 to counter_len/2=qout=39。 use 。 end case。 when 1=qout=qin2。 sel : out std_logic_vector(7 downto 0) )。 qout2=tem2。139。 use 。 if tem2=0101 then tem2=0000。 entity fen60 is port (clk : in std_logic。 (3) VHDL 語句的行為描述能力和程序結(jié)構(gòu)決定了他具有支持大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)的再利用功能。 3. 2 硬件描述語言 — VHDL VHDL 的英文全名是 VeryHighSpeed Integrated Circuit Hardware Description Language,誕生于 1982 年。通過實(shí)戰(zhàn)，學(xué)員可以更好的理解消化課堂知識，工程實(shí)踐水平會得到迅速提高。 第二章 電子鐘的設(shè)計(jì)要求和工作原理 .................................... 7 設(shè)計(jì)要求 ....................................... 錯誤 !未定義書簽。 ABSTRACT With the EDAbased CPLD development and application of technology to expand the field of depth, EDA technology in electronic information, munications, automatic control with the importance of puter and other fields have bee increasingly prominent.. As a professional electronics and information science students, we must continue to learn more about the new product information, which requires us to more EDA has a prehensive understanding of。 參考文獻(xiàn) ........................................... 錯誤 !未定義書簽。適配所選定的目標(biāo)器件（ FPGA/CPLD 芯片）必須屬于在綜合器中已指定的目標(biāo)器件系列。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是 VHDL