【正文】 else begin if(temp==439。 reg[2:0] S。 endcase hammingencode u_hammingencode(.clk(clk),.in(in),.rst(rst),.in_en(in_en),.ready(ready),.out(out))。d13: in=439。d0。 forever 20 clk=~clk。 reg[5:0] clkt。 end else begin ready=1。 ham[0]=in[3]^in[2]^in[1]^in[0]^(in[3]^in[2]^in[1])^(in[3]^in[2]^in[0])^(in[3]^in[1]^in[0])。 end else begin if(count==439。 input clk,rst,in_en。 通過本次的實(shí)驗(yàn)，我學(xué)會了 verilog語法，學(xué)會了用 modelsim軟件進(jìn)行仿真，并且使我對漢明碼有了更深一步的了解，同時(shí)對通信系統(tǒng)也有一定的認(rèn)識。 分析：從波形中可以看出 編碼器的 輸入 的 四位 并行數(shù)據(jù)分別是 1110， 1111，1001，在 ready高電平時(shí) 解碼器 輸出 四位并行數(shù)據(jù) 分別是 1110,1111,1001。 這樣即可。 temp:數(shù)據(jù)寄存器，當(dāng)檢測到 1010時(shí)便提取后面的數(shù)據(jù)。 339。b011:out=ham[6:3]^439。 temp[0]=in。 由 ham[1]=in[3]^in[1]^in[0]。 clkt:計(jì)數(shù)器，用來控制何時(shí)輸入數(shù)據(jù)。 out=ham[0]。 ham[1]=in[3]^in[1]^in[0]。 令 TS B H?? ，成為伴隨式。設(shè)其碼字為? ?6 5 4 3 2 1 0A a a a a a a a? ，其中前 4位是信息元，后 3位是監(jiān)督元，可用下列線性方程組來描述該分組碼，產(chǎn)生監(jiān)督元： 2 6 5 41 6 5 30 6 4 3a a a aa a a aa a a a? ? ???? ? ???? ? ?? () 監(jiān)督位計(jì)算結(jié)果 序 號 碼 字 序 號 碼 字 信 息碼元 監(jiān) 督 元 信 息碼元 監(jiān) 督 元 0 0 0 0 0 0 0 0 8 1 0 0 0 1 1 1 1 0 0 0 1 0 1 1 9 1 0 0 1 1 0 0 2 0 0 1 0 1 0 1 10 1 0 1 0 0 1 0 3 0 0 1 1 1 1 0 11 1 0 1 1 0 0 1 4 0 1 0 0 1 1 0 12 1 1 0 0 0 0 1 5 0 1 0 1 1 0 1 13 1 1 0 1 0 1 0 6 0 1 1 0 0 1 1 14 1 1 1 0 1 0 0 7 0 1 1 1 0 0 0 15 1 1 1 1 1 1 1 表 311 由表 311不難看出，上述 (7,4)碼的最小碼距 d0=3，它能糾 1個(gè)錯(cuò)或檢 2個(gè)錯(cuò)。 時(shí)序邏輯電路 （ 1）時(shí)序電路的特點(diǎn)：任一時(shí)刻的輸出信號不僅取決于當(dāng)時(shí)的輸入信號，而且還取決于電路的原來狀態(tài)。 組合邏輯電路 （ 1）組合邏輯電路 的特點(diǎn)：任何時(shí)刻的輸出僅決定于當(dāng)時(shí)的輸入信號，這是組合邏輯電路在功能上的共同特點(diǎn)。過程賦值語句只能出現(xiàn)在 always語句和 initial語句。如果存在一個(gè) else分支，那么這個(gè)分支被執(zhí)行。 Initial模塊的格式為： Initial Begin/fork 塊內(nèi)變量說明 時(shí)序控制 1 行為語句 1； 時(shí)序控制 n 行為語句 n。寄存器是數(shù)據(jù)儲存單元的抽象。 （ 12） 能夠使用門和模塊實(shí)例化語句在結(jié)構(gòu)級進(jìn)行結(jié)構(gòu)描述。 （ 5） 能夠描述層次設(shè)計(jì)，可使用模塊實(shí)例結(jié)構(gòu)描述任何層次。 3． 編譯工程 南京大學(xué)金陵學(xué)院 2021屆畢業(yè)設(shè)計(jì)（論文） 3 編譯所有功能模塊和測試模塊，選擇 Compile中的 Compile All，如下圖所示 圖 12 4． 仿真。 Model仿真工具的版本非常多，與 Altera相關(guān)的主要有 ModelSimAltera(即 AE版本 )、ModelSim PE和 ModelSim SE版本等 。 關(guān)鍵詞 ： 現(xiàn)場可編程門陣列； verilog；漢明碼 南京大學(xué)金陵學(xué)院 2021屆畢業(yè)設(shè)計(jì)（論文） 3 ABSTRACT This passage realized code and decode of hamming with language of on the theory of introduction of code and decode of hamming,this passage designed coder and decoder of source program was written by verilog language. The soft of modelsim simulated and tested the program. Keywords： fpga。即利用計(jì)算機(jī)的巨大能力對用 Verilog HDL或 VHDL建模的復(fù)雜數(shù)字邏輯進(jìn)行仿真 ,然后再自動綜合以生成符合要求且在電路結(jié)構(gòu)上可以實(shí)現(xiàn)的數(shù)字邏輯網(wǎng)表 （ Netlist） ,根據(jù)網(wǎng)表和某種工藝的器件自動生成具體電路然后生成該工藝條件下這種具體電路的延時(shí)模型仿真驗(yàn)證無誤后用于制造 ASIC芯片或?qū)懭?CPLD和 FPGA 器件中。 modelsim仿真的基本步驟 Modelsim快速 仿真 四 步驟分別是 ： 創(chuàng)建工程 、 添加 Verilog代碼文件 、 編譯 、仿真。 Verilog HDL的主要特點(diǎn)和功能有： （ 1） 描述基本邏輯門，如 and、 or和 nand等基本邏輯門都內(nèi)置在語言中，可以直接調(diào)用。PLI是允許外部函數(shù)訪問 Verilog HDL模塊內(nèi)信息，允許設(shè)計(jì)者與模擬器交互的例程集合。（按位與）和 |(按位或 )。 reg型信號的定義格式如下： reg[n1:0] 數(shù)據(jù)名 1，數(shù)據(jù)名 2， ，數(shù)據(jù)名 N。 邊沿觸發(fā)事 件是指指定信號的邊沿信號跳變時(shí)發(fā)生指定的行為，分為信號的上升沿和 下降沿?？刂票磉_(dá)式通常表示為控制信號的某些位，分支表達(dá)式則用這些控制信號的具體狀態(tài)值表示，因此，分支表達(dá)式又可以稱為常量表達(dá)式。在估算右端表達(dá)式和 更新左端表達(dá)式的中間時(shí)間段，其他的對左端表達(dá)式的非阻塞賦值可以被執(zhí)行，即“非阻塞賦值”從估計(jì)右端開始并不阻礙其他的賦值任務(wù)。 第三步，繪邏輯圖。 第三步，將狀態(tài)轉(zhuǎn)換表的狀態(tài)變化規(guī)律用狀態(tài)轉(zhuǎn)換圖或時(shí)序圖表示出來。 H矩陣可以分成 2部分 ? ?1 1 1 0 1 0 01 1 0 1 0 1 01 0 1 1 0 0 1H P Ir???????? TT OAH ?? ，可以用來作為判斷接收碼字 A是否出錯(cuò)的依據(jù)。 代碼如下： ham[11:8]=439。 把得到的 12位并行數(shù)據(jù)轉(zhuǎn)換為 12位串行數(shù)據(jù)我們加了一個(gè)計(jì)數(shù)器。d11count]。 out:輸出信號，這里輸出的是 12位串行信號。從圖中可以看出當(dāng)ready=1,out會依次輸出 1,0,1,0,1,1,0,1,0,1,0,0十二位串行數(shù)據(jù)。 temp中數(shù)據(jù)是否為 1010？ 提取后面的 7位數(shù)據(jù) 奇偶校驗(yàn)位是否正確？ 根據(jù) S[2:0],糾正出錯(cuò)的位 輸出 4位信息碼 結(jié)束 南京大學(xué)金陵學(xué)院 2021屆畢業(yè)設(shè)計(jì)（論文） 16 S[2]=ham[6]^ham[5]^ham[4]^ham[2]。b101:out=ham[6:3]^439。 仿真波形及其分析 圖 332 先對波形的信號作一個(gè)說明： rst:復(fù)位信號，高電平表示復(fù)位。 分析 :輸入是： 101011111111101011010100 南京大學(xué)金陵學(xué)院 2021屆畢業(yè)設(shè)計(jì)（論文） 17 當(dāng) temp里面的數(shù)是 1010便提取后面的 7位數(shù)，在判斷奇偶校驗(yàn)位沒有錯(cuò)后，便成功的輸出是四位信息位，按理論將輸出 1111和 1101四位并行的數(shù)，從圖中可以看出輸出的是 1111和 1101，從而實(shí)現(xiàn)漢明碼的譯碼。 clk:時(shí)鐘信號，上升沿時(shí)表示事件發(fā)生。所以在選的課題后我找了本 verilog的語法書，在看了基礎(chǔ)語法后覺得還可以，自己也能編一些簡單的如計(jì)數(shù)器，移位寄存器， ，但把這些整合起來，感覺有點(diǎn) 費(fèi)勁，但在老師的在老師的悉心指導(dǎo)下，順利地完成了任務(wù)。 姜 老師多次詢問研究進(jìn)程，并為我指 點(diǎn)迷津，幫助我開拓研究思路，精心點(diǎn)撥、熱忱鼓勵(lì)。 reg[3:0] count。b1010。 end 南京大學(xué)金陵學(xué)院 2021屆畢業(yè)設(shè)計(jì)（論文） 23 else if(count==439。 count=count+439。 50 rst=0。d0。 in_en=1。d26: in=439。 output ready。d0。 count=439。b101:out=ham[6:3]^439。 default:out=ham[6:3]。 count=count+439。b0。 30 rst=1。d0: begin in=1。d2: begin in=1。d4: begin in=1。d6: begin in=1。d8: begin in=1。d10: begin in=1。d12: begin in=1。d14: begin in=1。d16: begin in=1。d18: begin in=0。d20: begin in=0。d22: begin in=0。b0。 input clk,rst,in_en。 initial begin rst=0。 end always(posedge clk) begin if(clkt==639。 in=439。b1101。 endmodule