【正文】 if(in_en==1) begin if(rst==1) begin count=439。d1。b0。d0: in=439。 reg ready。 temp=439。 南京大學(xué)金陵學(xué)院 2021屆畢業(yè)設(shè)計（論文） 26 end end else if(count==6) begin ready=139。 temp[0]=in。d1。d1。d1。d1。d1。d1。d0。 50 rst=0。 in_en=1。b1111。 clkt=639。 reg[3:0] in。 in=0。d1。d1。d1。d1。d1。 forever 20 clk=~clk。d1。b111:out=ham[6:3]^439。b1010) begin if(count==7) begin ready=139。 endmodule 解碼 解碼程序： module hammingarcode(clk,in,rst,in_en,ready,out)。 in=439。 initial begin rst=0。 count=439。 input[3:0] in。從而驗證了編碼和解碼的過程是完全正確的。 ready:準(zhǔn)備輸出信號，高電平時表示輸出的信號有效。b0001。得出 ham[1]=1^0^1=0。 end else begin ready=1。 下表是（ 7,4）漢明碼的 S與 E的對應(yīng)關(guān) 系 序 號 錯誤 碼位 E S e6 e5 e4 e3 e2 e1 e0 s2 s1 s0 0 / 0 0 0 0 0 0 0 0 0 0 1 b0 0 0 0 0 0 0 1 0 0 1 2 b1 0 0 0 0 0 1 0 0 1 0 3 b2 0 0 0 0 1 0 0 1 0 0 4 b3 0 0 0 1 0 0 0 0 1 1 5 b4 0 0 1 0 0 0 0 1 0 1 6 b5 0 1 0 0 0 0 0 1 1 0 7 b6 1 0 0 0 0 0 0 1 1 1 表 311 漢明碼的編碼器設(shè)計 編碼器的設(shè)計流程圖 南京大學(xué)金陵學(xué)院 2021屆畢業(yè)設(shè)計（論文） 12 N Y Y N Y Y 圖 321 代碼設(shè)計 首先輸入 4位并行的信息碼 in[3:0],輸出加了幀頭 1010和奇偶校驗位的 12位串行碼 out。 （ 2）時序電路的設(shè)計方法： 第一步，從給定的邏輯圖中寫出電路的輸出方程和觸發(fā)器的驅(qū)動方程，然后將驅(qū)動方程代入觸發(fā)器的特征方程， 得到狀態(tài)方程。有兩種過程賦值語 句： （ 1） 阻塞賦值（ blocking assignments） 阻塞賦值用符號“ =”來完成，“阻塞賦值”由其賦值操作行為而得名“阻南京大學(xué)金陵學(xué)院 2021屆畢業(yè)設(shè)計（論文） 7 塞”即時說在當(dāng)前的賦值完成前阻塞其他類型的賦值任務(wù)，但是如果右端表達(dá)式中含有延時語句，則在延時沒結(jié)束前不會阻塞其他賦值任務(wù)。 End/join (2)always模塊 always模塊是一直重復(fù)執(zhí)行的且可綜合， always過程塊由 always過程語句和語句塊組成，其格式為： always （敏感事件列表） begin/fork 塊內(nèi)變量說明 時序控制 1 行為語句 1； 時序控制 n 行為語句 。 (13) Verilog HDL具有混合方式建模能力，即設(shè)計中每個模塊均可以在不同設(shè)計層次上建模。首先是調(diào)用設(shè)計，選擇 SimulateSimulate，出現(xiàn)圖 12的對話框，選擇該工程的 testbench文件，單擊右鍵，選擇將所有信號（或你希望觀察的信號）添加到 wave窗口中。 verilog。而 Modelsim SE則是 ModelSim的最強專業(yè)版，功能最全且性能最好。 （ 7） Verilog HDL語言的描述能力可以通過使用編程接口（ PLI）進(jìn)一步擴展。 reg型數(shù)據(jù)常用來表示 always模塊內(nèi)的指定信號，常代表觸發(fā)器。 (2) case語句 case語句的語法形式 : case(case_expr) case_item_expr{case_item_expr} : statement ? ? [default : statement] endcase case 括號內(nèi)的表達(dá)式稱為控制表達(dá)式， case_item_expr括號內(nèi)的表達(dá)式為分支表達(dá)式。 第二步，寫邏輯表達(dá)式。 監(jiān)督矩陣 H 式（ ）所示 (7,4)漢明碼的 3個監(jiān)督方程改寫后可用矩陣形式表示為 南京大學(xué)金陵學(xué)院 2021屆畢業(yè)設(shè)計（論文） 10 1 1 1 0 1 0 01 1 0 1 0 1 01 0 1 1 0 0 1?????? 6543210aaaaaaa??????????????????????= 000?????????? 并記為 TT OAH ?? H稱為監(jiān)督矩陣，一旦 H給定，信息位和監(jiān)督位之間的關(guān)系也就確定了。 代碼如下： ham[0]=in[3]^in[2]^in[1]^in[0]^(in[3]^in[2]^in[1])^(in[3]^in[2]^in[0])^(in[3]^in[1]^in[0])。 ready:準(zhǔn)備輸出信號，高電平時表示輸出的信號有效。 代碼的實現(xiàn)： ham[0]=in。b1000。 in_en:使能信號，高電平時允許工作。 南京大學(xué)金陵學(xué)院 2021屆畢業(yè)設(shè)計（論文） 20 致謝 本課題在選題及研究過程中得到 姜乃卓 老師的悉心指導(dǎo)。 ham[11:8]=439。d11count]。d51) clkt=639。 639。 always(posedge clk) begin if(in_en==1) begin if(rst==1) begin temp=439。 339。 S[0]=ham[6]^ham[4]^ham[3]^in。 initial begin 南京大學(xué)金陵學(xué)院 2021屆畢業(yè)設(shè)計（論文） 27 rst=0。 end 539。 end 539。 end 539。 end 539。 end 539。 end 539。 endmodule 連接程序 ： module hammingenarcode(clk,in,rst,in_en)。 forever 20 clk=~clk。d13: in=439。 639。d51) clkt=639。 input[3:0] in。clkt=clkt+539。clkt=clkt+539。clkt=clkt+539。clkt=clkt+539。clkt=clkt+539。clkt=clkt+539。 50 rst=0。d1。b0010。 count=439。b1110。 else clkt= 1clkt+1。d1。 ham[7:4]=in[3:0]。 姜 老師一絲不茍的作風(fēng)，嚴(yán)謹(jǐn)求實的態(tài)度，踏踏實實的精神，不僅授我以文，而且教我做人， 讓我受益匪淺 。 clkt:計數(shù)器，用來控制何時輸入數(shù)據(jù)。 in_en:使能信號，高電平時允許工作。 S[1]=ham[6]^ham[5]^ham[3]^ham[1]。 分析 ：從圖中可以看出此時復(fù)位信號為低電平，使能端為高電平，此時編碼器處于工作狀態(tài)，我們從圖中可以看出輸入兩組 四位并行 數(shù)據(jù) 1101和 1110。 代碼如下： else if(count==439。 生成矩陣 G ? ?6 5 4 3 2 1 0a a a a a a a=? ?6 5 4 3a a a 1 0 0 0 1 1 10 1 0 0 1 1 00 0 1 0 1 0 10 0 0 1 0 1 1?????? A = ? ?6 5 4 3a a a a 第四步， HDL編程。 case語句首先將控制表達(dá)式 case_expr的值計算出來，然后依次與各個分支語句 case_item_expr的值進(jìn)行比較。 reg數(shù)據(jù)類型的缺省值是未知的。 （ 8） 設(shè)計能夠在多個層次上加以描述，從開關(guān)級、門級、寄存器傳送級（ RTL）到算法級，報括進(jìn)程和隊列級。 1. 創(chuàng)建工程 選擇 file ? new ?project，出現(xiàn)如圖 11所示的對話框。在介紹漢明碼編碼和譯碼原理的基礎(chǔ)上 ,設(shè)計出了漢明碼的編碼器和譯碼器，寫出了基于 Verilog實現(xiàn)的源程序 ,并通過 modelsim軟件 的仿真 。要添加的文件可以是先前已經(jīng)創(chuàng)建好的，也可以現(xiàn)在輸入。 （ 11） Verilog HDL不僅能夠在 RTL上進(jìn)行設(shè)計描述，而且能夠在體系結(jié)構(gòu)級和算法 級行為上進(jìn)行設(shè)計描述。 initial模塊和 always模塊 （ 1） initial模塊 在進(jìn)行仿真時，一個 initial模塊 從模擬