【正文】 ，上升沿時表示事件發(fā)生。 339。 S[0]=ham[6]^ham[4]^ham[3]^in。 漢明碼解碼器的設(shè)計(jì) 解碼器的設(shè)計(jì)流程圖 復(fù)位 南京大學(xué)金陵學(xué)院 2021屆畢業(yè)設(shè)計(jì)（論文） 15 N Y Y N 圖 331 代碼設(shè)計(jì) 輸入信號是串行信號 in，輸出是并行的信號。我們先分析 1101，首先我們通過關(guān)系式算出 ham[3]=in[3]^in[2]^in[1]。d1 南京大學(xué)金陵學(xué)院 2021屆畢業(yè)設(shè)計(jì)（論文） 14 仿真波行及其分析 圖 322 先對波形中的信號作一個說明： rst:復(fù)位信號，高電平表示復(fù)位。d11) begin count=count+439。 監(jiān)督碼 ham[3],ham[2],ham[1]是根據(jù)生成矩陣 通過異或信息位得到的。G G稱為生成矩陣，由 G和信息組就可以產(chǎn)生全部碼字。 南京大學(xué)金陵學(xué)院 2021屆畢業(yè)設(shè)計(jì)（論文） 9 第三章 漢明碼的編譯碼設(shè)計(jì) 漢明碼的原理 基本概念 線性分組碼是一類重要的糾錯碼，應(yīng)用很廣泛。 第五步，設(shè)計(jì)輸入。 （ 2） 對時序邏輯建模采用非阻塞賦值。若匹配則執(zhí)行該分支的語句，如果所有的分支表達(dá)式的值都沒有與表達(dá)式的值相匹配，就執(zhí)行 default后面的語句。 南京大學(xué)金陵學(xué)院 2021屆畢業(yè)設(shè)計(jì)（論文） 6 電平觸發(fā)事件是指指定信號的電平發(fā)生變化時發(fā)生指定的行為。 reg型數(shù)據(jù)可以為正值或負(fù)值，但當(dāng)一個 reg型數(shù)據(jù)時一個表達(dá)式中的操作數(shù)，它的值被當(dāng)做無符號值，即正值。 Verilog程序模塊中輸入、輸出信號類型默認(rèn)時自定義為 wire型。 （ 9） 能夠使用內(nèi)置開關(guān)級原語在開關(guān)級對設(shè)計(jì)完整建模。 （ 3） 允許用戶定義基元（ UDP），這種方式靈活有效，用戶定義的基元既可以是組合邏輯也可以是時序邏輯。輸入 project name和希望的路徑；輸入 library name，缺省是 work。提高了產(chǎn)品開發(fā)率提高了設(shè)計(jì)效率。南京大學(xué)金陵學(xué)院 2021屆畢業(yè)設(shè)計(jì)（論文） 1 南 京 大 學(xué) 金 陵 學(xué) 院 本 科 畢 業(yè) 論 文 院 系 信息科學(xué)與工程系 專 業(yè) 電子信息科學(xué)與技術(shù) 題 目 在 FPGA上 設(shè)計(jì)漢明碼的編碼器和解碼器 年 級 四 學(xué)號 學(xué)生姓名 指導(dǎo)教師 職稱 講師 論文提交日期 2021年 6月 3 日 南京大學(xué)金陵學(xué)院 2021屆畢業(yè)設(shè)計(jì)（論文） 2 摘 要 本文用 Verilog語言實(shí)現(xiàn)了漢明碼的編碼和譯碼。 隨著 PC平臺上的 EDA工具的發(fā)展 ,平臺上的 Verilog HDL和 VHDL仿真綜合性能已相當(dāng)優(yōu)越 ,這就為大規(guī)模普及這種新技術(shù)鋪平了道路 .目前國內(nèi)只有少數(shù)重點(diǎn)設(shè)計(jì)單位和高校有一些工作站平臺上的 EDA工具而且大多數(shù)只是做一些線路圖和版圖級的仿真與設(shè)計(jì) ,只有個別單位展開了利用 Verilog HDL和 VHDL模型 (包括可綜合和不可綜合的 )進(jìn)行復(fù)雜的數(shù)字邏輯系統(tǒng)的設(shè)計(jì) .隨著電子系統(tǒng)向集成化大規(guī)模高速度的方向發(fā)展 ,HDL語言將成為電子系 統(tǒng)硬件設(shè)計(jì)人員必須掌握的語言。 圖 11 2． 添加 Verilog代碼 這一步 的目的是將 verilog文件添加到創(chuàng)建好的工程中。 （ 4） Verilog HDL中兩種數(shù)據(jù)類型，線網(wǎng)數(shù)據(jù)類型和寄 存器數(shù)據(jù)類型。 （ 10） 同一語言可用于生成模擬激勵和指定測試的驗(yàn)證約束條件。 wire型信號可以用做方程式的輸入，也可以用做“ assign”語句或?qū)嵗妮敵觥? reg型和 wire型的區(qū)別在于： reg型保持最后一次的賦值，而 wire型則需要持續(xù)地驅(qū)動。 條件語句 (1) if_else If語句是用來判斷所給定的條件是否滿足，根據(jù)判定的結(jié)果（真或假）決定給出的兩種操作之一。 default項(xiàng)可有可無，一個 case語句中只能有一個 default項(xiàng)。 （ 3） 用多個 always塊分別對組合和時序邏輯建模。 第六步，設(shè)計(jì)仿真。在（ n， k）分組碼中，若 督元是按線性關(guān)系相加而得到的，則稱其為線性分組碼。生成矩陣也可以分成 2部分，即 []kG I Q? 其中 1111 1 01 0 10 1 1TQp?????????? 伴隨式（校正子） S 設(shè)發(fā)送碼組 ],...,[ 0121 aaaaA nn ??? ,在傳輸過程中可能發(fā)生誤碼。 代碼如下： 使能端的電平是否為高定平？ 輸入信息碼 a3a2a1a0 根據(jù) 信息碼，算出監(jiān)督位 b2b1b0 ready電平是否為高電平？ 輸出編好的漢明碼 結(jié)束 復(fù)位 1 1 1 0 1 0 01 1 0 1 0 1 01 0 1 1 0 0 1??????南京大學(xué)金陵學(xué)院 2021屆畢業(yè)設(shè)計(jì)（論文） 13 ham[3]=in[3]^in[2]^in[1]。d1。 in_en:使能信號，高電平時允許工作。得出ham[3]=1^1^0=0。 先設(shè)置一個 4位移位寄存器，當(dāng)寄存器里的值時 1010時，便提取后面的七位數(shù)據(jù)位。 判斷奇偶校驗(yàn)位是否正確。b110:out=ham[6:3]^439。 clkt:計(jì)數(shù)器，用來控制何時輸入數(shù)據(jù)。 wire A； Module1（ .out(A)） 。 ready:準(zhǔn)備輸出信號，高電平時表示輸出的信號有效。 在程序?qū)懞煤?，編譯成功后，但是波形就是不能正確的添加波形，姜老師提示說是優(yōu)化問題，我回去網(wǎng)上查了一下資料，了解到在 ，不能將波形加到 wave中的原因有兩種： （ 1）可能是開啟了優(yōu)化（就是把仿真 start stimulation時選中了 Enable Optimization復(fù)選框，只要把勾點(diǎn)掉就行。 在這份畢業(yè)論文即將完成之際，我的心情無法平靜，從開始進(jìn)入課題到論文的順利完成，有多少可敬的師長、同學(xué)、朋友給了我無言的幫助，在這里請接受我誠摯的謝意！ 南京大學(xué)金陵學(xué)院 2021屆畢業(yè)設(shè)計(jì)（論文） 21 參考文獻(xiàn) [1] 江國強(qiáng) ,數(shù)字系統(tǒng)的 Verilog HDL設(shè)計(jì) ,北京：機(jī)械工業(yè)出版社， . [2] 徐家愷，沈慶宏，阮雅端 ,通信原理教程 ,北京：科學(xué)出版社， 2021. [3] 田耘，徐文波，張延偉 , 無線通信 FPGA設(shè)計(jì) ,北京：電子工業(yè)出版社， . [4] 王鈿 ,卓興旺 , 基于 Verilog HDL的數(shù)字系統(tǒng)應(yīng)用設(shè)計(jì) ,北京：國防工業(yè)出版社， . [5] William Stallings , 數(shù)據(jù)與計(jì)算機(jī)通信 ,北京：電子工業(yè)出版社 ,2021,8. 南京大學(xué)金陵學(xué)院 2021屆畢業(yè)設(shè)計(jì)（論文） 22 附錄 編碼 1. 編碼的程序 ： module hammingencode(clk,in,rst,in_en,ready,out)。d0。 ham[2]=in[3]^in[2]^in[0]。 ready=1。 reg rst,clk,in_en。 20 南京大學(xué)金陵學(xué)院 2021屆畢業(yè)設(shè)計(jì)（論文） 24 clk=139。b0。b0000。d39: in=439。 南京大學(xué)金陵學(xué)院 2021屆畢業(yè)設(shè)計(jì)（論文） 25 reg[3:0] out。 ready=139。d0。b110:out=ham[6:3]^439。b0。b0。 end end end end endmodule 解碼的測試程序： module hammingarcode_tb。b0。 end 539。 end 539。 end 539。 end 539。 end 539。 end 539。 end 539。 end 539。 end 539。 end 539。 end 539。 end 539。 in=439。 hammingarcode u_hammingarcode(.clk(clk),.in(out1),.rst(rst),.in_en(in_en),.ready(ready2),.out(out2))。 end initial begin clk=139。 else clkt= 1clkt+1。 end 南京大學(xué)金陵學(xué)院 2021屆畢業(yè)設(shè)計(jì)（論文） 30 always(clkt) case(clkt) 639。b1110。d39: in=439。b1001。b0。 20 clk=139。 reg rst,clk,in_en。 in_en=1。d0。clkt=clkt+539。clkt=clkt+539。clkt=clkt+539。clkt=clkt+539。clkt=clkt+539。clkt=clkt+539。clkt=clkt+539。clkt=clkt+539。clkt=clkt+539。clkt=clkt+539。clkt=clkt+539。b1。 reg in。 count=count+439。 S[2]=ham[6]^ham[5]^ham[4]^ham[2]。 339。b011:out=ham[6:3]^439。 end