【正文】 指導教師 設計地點 60 507 2020 年 11 月 22 日 2 目 錄 序言 ???? ????? ???? ?????????????? ???? ??? ?? 4 第一章 VHDL 語言與 Quartus II 軟件簡介 ???????????? ? 5 Quartus Ⅱ軟件介紹 ?????????? ??????? ?? ??? ???? 5 Quartus Ⅱ的 VHDL語言的軟件操作流程 ?????? ??????????? 6 Quartus Ⅱ的 VHDL 語言的軟件操作流程 ???????? ??????? ? 6 第二章 HDB3 碼編 碼工作原理 ????????????????????? 7 HDB3 碼 的編碼規(guī) 則 ?????????? ?? ???? ????? ????? 7 HDB3 編 碼器的建模與實 現(xiàn) ???????????? ???????????? 8 第 3 章 基于 Quartus II 軟件的 HDB3 碼編碼器的設計 ???? ? ?? 9 插“ V” 模塊的實現(xiàn) ?????????? ??? ???????? ??? ?? 9 插“ V”模塊設計方法 ???????????? ?????? ??????? 9 插“ V”模塊 程序說明 ???????????? ???????????? ? 10 實驗結果與分析 ????????????????? ?? ?? ? ????? 11 插“ B”模塊的實現(xiàn) ????????????????????? ???? ?? 11 插“ B”模塊設計方法 ?????????? ?????? ?????? 11 插“ B”模塊 程序說明 ???????????????? ?????? 12 ???????????????????????? 14 單極性變雙極性的實現(xiàn) ………………………………………………… ??? 14 單極性變雙極性設計方法 ??????????? ?? ? ?????? 14 單極性變雙極性 程序說明 ??????? ?????????? ??? 15 實驗結果與分析 ??????????????? ?????????? 16 雙極性變換的硬件電路 ???????????????? ???? ? 17 體會與建議 ??????????????????????? ???????? 19 參考文獻 ????????????????? ?????? ????????? 20 3 附錄 ???????????????????? ?? ?? ?? ? ???????? 21 4 序 言 數字基帶信號的傳輸是數字通信系統(tǒng)的重要組成部分之一。和最常用的 NRZ 碼 (Non— Return Zero，非歸零碼 )相比， HDB3 碼具有很多優(yōu)點，例如：消除了 NRZ 碼的直流成分，具有時鐘恢復和更好的抗干擾性能，這使它更適合于長距離信道傳輸。 Quartus II 加強了網絡功能，它具有最新的 Inter 技術，設計人員可 以直接通過 Inter 獲得Altera 的技術支持。 完備的電路功能仿真與時序邏輯分析。 Quartus Ⅱ的 VHDL 語言的軟件操作流程 VHDL 語言是一種標準化的硬件描述語言，它自身必然有很多其他硬件描述語言所不具備的優(yōu)點：（ 1） VHDL 語言功能強大，設計方式多樣。（ 3） VHDL 語言不能描述模擬電路。在執(zhí)行 Programmer 命令 前還要將實驗箱硬件電路連接好，這是下載的先決條件。在編碼過程中，要經過連 0 檢測、破壞節(jié)判斷、破壞節(jié)間 “ 1”的個數判斷、調整“ 1”的符號輸出等步驟。 9 第三章 基于 Quartus II軟件的 HDB3碼編碼器的設計 HDB3 碼的 VHDL 建模思想是在消息代碼的基礎上，依據 HDB3 編碼規(guī)則進行插人“ V”符號和“ B”符號的操作，且用 2位二進制代碼分別表示。 count0=0。 11 count0=0。 END IF。 ds11:DFF PORT MAP(s1(0),clk,s1(1))。 ―― 例化 ds15:DFF PORT MAP(s1(4),clk,s1(5))。139。 END IF。 END IF。而在實際應用中， CPLD或 FPGA端口的輸出電壓只有正極性電壓，且在波形仿真中也只有“ +1”和“ 0”，而無法識別“ 1”。 ELSIF(codeoutb=11) THEN V IF(flag1b=1) THEN codeout=11。 將上述的程序下載到可編程器件中，產生的編碼結果是單極性雙電平信號。 而 在做設計的過程中總會出現(xiàn)各種問題，在這種情況下我們都會 想方設法地去思考、 解決， 無 形之中便 提高了我們的動腦能力。 clr : in std_logic。 signal count1 : integer range 1 downto 0。 end ponent。 用 01 代表 1 count0=0。 when others= codeoutv=00。 generate_inst:for i in 0 to 2 generate調用庫中的 D觸發(fā)器來實現(xiàn)延遲作用 ds00:dff port map(s0(i),clk,s0(i+1))。 s0(4)=s0(3)。 else s1(4)=s1(3)。 s1(4)=s1(3)。 end if。 else codeout=01。