【正文】 噪聲低，對參考頻率源的相位噪聲有改善作用； (6)可以產(chǎn)生任意波形； (7)全數(shù)字化實現(xiàn)，便于集成，體積小，重量輕?？梢酝ㄟ^采樣的方法降低帶內(nèi)誤差功率，可以通過隨機抖動法提高無雜散動態(tài)范圍，在 D/A轉(zhuǎn)換器的低位上加擾打破 DDS 輸出的周期性，從而把周期性的雜散分量打散使之均勻化。 CLB 之間的空隙部分是布線通道，布線通道給 CLB 和 IOB 的輸入輸出提供互聯(lián)的路徑。 EAB 是在輸入和輸出埠加有寄存器的 RAM 塊，其容量可靈活變化。 FPGA 的編程無須專用的 FPGA 編程器，只需用通用的 EPROM、 PROM 編程器即可?；?Flash 和反熔絲的 FPGA 沒有這些隱含成本，因此可保證較低的總系統(tǒng)成本 。它們無需花費傳統(tǒng)意義下制造集成電路所需大量時間和精力，避免了投資風(fēng)險，成為電子器件行業(yè)中發(fā)展最快的一族。 Verilog HDL 語言簡介 Verilog HDL 是一種硬件描述語言，于 1995 年被接納為 IEEE 標準，標準編號為 IEEE Std 13641995。對于連續(xù)賦值，變量和線網(wǎng)的表 達式能夠連續(xù)地將值驅(qū)動到線網(wǎng)，它提供了基本的結(jié)構(gòu)級建模方法。PLI/VPI 的應(yīng)用包括將 Verilog HDL 仿真器與其它仿真和 CAD 系統(tǒng)、用戶定制的調(diào)試任務(wù)、時延計算以及標注器相連接。 ：確認仿真無誤后，將文件下載到芯片。 。 EDIF 網(wǎng)表文件、 VHDL 網(wǎng)表文件和 Verilog 網(wǎng)表文件。 Quartus II 系統(tǒng)工程設(shè)計 Quartus II 軟件是可編程邏輯器件集成開發(fā)環(huán)境。本設(shè)計采用 CycloneⅡ系列的 EP2C35F672C8 芯片。首先選擇 Processing 菜單中的 Start Compilation選項，啟動全程編譯，或者直接單擊工具欄上的編譯按鈕。 ，設(shè)置仿真時間， Edit→ End Time 打開如圖 35 對話框。因為，只要改變 FPGA 中的ROM 數(shù)據(jù)， DDS 就可以產(chǎn)生任意波形，因而具有相當大的靈活性。鋸齒波以 DDS 相位累加器輸出信號的高 8 位為輸入，得到其基本波形。系統(tǒng)的總體硬件結(jié)構(gòu)如圖 36 所示。 FPGA 系統(tǒng)模塊設(shè)計 系統(tǒng)模塊設(shè)計如圖 38 所示。 rstn：復(fù)位信號，低電平有效。 c lkrs tnLOADF C W [31. .0]D AT A[ 31. .0]reg _f c wins t5圖 41 頻率寄存器模塊結(jié)構(gòu)框圖 各端口說明如下： Rstn：復(fù)位信號，低電平有效。 rstn,LOAD:in std_logic。 DATA:OUT std_logic_vector(31 downto 0) )。 lLOAD：頻率鎖存信號，上升沿時刻鎖存頻率控制字。 LOAD：頻率鎖存信號，上升沿到來時刻，對頻率控 制字進行鎖存后，將其送入 DDS模塊，經(jīng)相位累加，實現(xiàn)頻率合成。函數(shù)信號 的選擇模塊 ，主要是由用 FPGA 設(shè)計的 DDS 模塊控制的，其由加法器及相位寄存器構(gòu)成的相位累加器和 ROM 數(shù)據(jù)表構(gòu)成。 本系統(tǒng)可實現(xiàn)固定波形和任意波形的輸出。 系統(tǒng)總體設(shè)計 本系統(tǒng)采用 Altera 公司生產(chǎn)的 FPGA 器件 CycloneII 系列芯片 EP2C35F672C8，該芯片存儲器密度為 33216 個邏輯單元（ LE），總的 RAM 空間為 483840 位，包括了 18 18位乘法器， 105 個 M4K RAM 塊，有 16 個全局時鐘網(wǎng)絡(luò)，內(nèi)嵌 4 個鎖相環(huán)電路，最大用戶I/O 引腳數(shù)為 475 個，并且支持多種不同的單端和高速差分 I/O 標準。另外，將 DDS設(shè)計嵌入到 FPGA 芯片所構(gòu)成的系統(tǒng)中，其系統(tǒng)成本并不會增加多少，而購買專用芯片的價格則是前者的很多倍。 徐州工程學(xué)院畢業(yè)設(shè)計 (論文 ) 17 圖 35 設(shè)置仿真時間 函數(shù)信號發(fā)生器的系統(tǒng)設(shè)計 早期的 DDS 系統(tǒng)使用分離的數(shù)字器件搭接，隨著整個電路系統(tǒng)運行頻率的升高，采用分離器件構(gòu)建的 DDS 電路有其自身無法克服的缺點，主要表現(xiàn)在電磁兼容和系統(tǒng)工作頻率上。 生成模塊電路 源程序工程編譯無誤后，可生成模塊電路。 。 創(chuàng)建工程 任何一項設(shè)計都是一項工程，都必須首先為此工程建立一個放與此工程相關(guān)的所有文件的文件夾，此文件夾將被 EDA 軟件默認為工作庫（ Work Libray）。 Quartus II 設(shè)計流程 ：完成器件的硬件描述，包括文本編輯器、塊與符號編輯器、 MegaWizard插件管理器、約束編輯器和布局編輯器等工具。 /時序分析與關(guān)鍵路徑延時分析。本章主要是利用 VerilogHDL， 把 數(shù)字電路系統(tǒng)從上層到下層（從抽象到具體）逐層描述設(shè)計思想，用一系列分層次的模塊來表示極其復(fù)雜的數(shù)字系統(tǒng)。通常Verilog 文件保存為 .v文件。 一個用 Verilog HDL 描述的設(shè)計包含一組模塊，每一個模塊都包含一個 I/O 接口和一徐州工程學(xué)院畢業(yè)設(shè)計 (論文 ) 12 個功能描述。它使各種設(shè)計工具（包括驗證仿真、時序分析、測試分析以及綜合）能夠在多個抽象層次上以標準文本格式描述數(shù)字系統(tǒng)，簡單、直觀并富有效率。 。主動方式由 FPGA 器件引導(dǎo)操作過程，它控制外部存儲器的數(shù)據(jù)傳輸以及初始化過程，這種方式需要一個串行存儲器件，用來存儲配置信息。這樣，同一片 FPGA，不同的編程數(shù)據(jù)，可以產(chǎn)生不同的的電路功能。當用于 RAM 時， EAB 可配制成多種形式的字寬和容量。因此， FPGA 芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。它是作為專用集成電路 (ASIC)領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點。 DDS 輸出雜散比較大，這是由于信號合成過程中的相位截斷誤差、 D/A 轉(zhuǎn)換器的截斷誤差和 D/A 轉(zhuǎn)換器的非線性造成的。 波形 ROM ROM 表完成將累加器相位信息轉(zhuǎn)換為幅值信息的功能。對于幅值歸一化的正弦波信號的瞬時幅值完全由瞬時相位來決定，因為 ( ) /d t dt??? ，所以相位變化越快，信號的頻率越高。 加 法 器 寄 存 器KN 位NN 位相 位 量 化 序 列f c 圖 24 相位累加器結(jié)構(gòu) 其中，相位累加器字長為 N， DDS 控制時鐘頻率為 fc，頻率控制字為 K。 ：指的是輸出由一種頻率轉(zhuǎn)換成另一頻率的時間。目前它正朝著系統(tǒng)化，小型化、模塊化和工程化的方向發(fā)展，性能越來越好，使用越來越方便，是目前應(yīng)用最廣泛的頻 率合成器之一。它的跟蹤性能及低噪聲性能得到人們的重視得到迅速發(fā)展。此外寄生輸出大，這是由于帶通濾波器無法將混頻器產(chǎn)生的無用頻率分量濾盡。 頻率合成器簡介 頻率合成技術(shù)概述 頻率合成器是現(xiàn)代電子系統(tǒng)的重要組成部分，它作為電子系統(tǒng)的“心臟”，在通信、雷達、電子對抗、導(dǎo)航、儀器儀表等許多領(lǐng)域中得到廣泛的應(yīng)用?？梢妭鹘y(tǒng)的任意波形發(fā)生器采用可變時鐘和計數(shù)器尋址波形存儲器表，此方法的優(yōu)點是產(chǎn)生的地址連續(xù)，輸出波形質(zhì)量高。 DMA 輸出方式 DMA(direct memory aecess)方式輸出不依賴于程序的執(zhí)行，由 DMA 控制器申請總線控制權(quán)，通過地址總線給出存儲器的地址信號，同時選通存儲器和 D/A 轉(zhuǎn)換器 ，在兩者之間建立直接的數(shù)據(jù)通道，使存儲器相應(yīng)單元中的波形數(shù)據(jù)傳送給 D/A 轉(zhuǎn)換器轉(zhuǎn)換后輸出信號。主要工作如下： FPGA 的 DDS 模塊設(shè)計 采用 Altera 公司的的 EP2C35F672C8 芯片作為產(chǎn)生波形數(shù)據(jù)的主芯片，通過硬件編程徐州工程學(xué)院畢業(yè)設(shè)計 (論文 ) 3 語言實現(xiàn) DDS 模塊電路，這部分工作 需要熟悉 DDS 原理， FPGA 的開發(fā)流程， Verilog 語言編程以及 QuartusⅡ開發(fā)環(huán)境。 ，臺式儀器在走了一段下坡路之后，又重新繁榮起來。波形發(fā)生器通常允許用一系列的點、直線和固定的函數(shù)段把波形數(shù)據(jù)存入存儲器。 HP877OA 實際上也只能產(chǎn)生 8 種波形，而且價格昂貴。 波形發(fā)生器研究現(xiàn)狀 波形發(fā)生器的發(fā)展狀況 波形發(fā)生器是能夠產(chǎn)生大量的標準信號和用戶定義信號，并保證高精度、高穩(wěn)定性、可重復(fù)性和易操作性的電子儀器。實驗表明，用現(xiàn)場可編程門陣列（ FPGA）設(shè)計實現(xiàn)的采用直接數(shù)字頻率合成（ DDS）技術(shù)的函數(shù)信號發(fā)生器，克服了傳統(tǒng)方法的局限，實現(xiàn)了信號發(fā)生器多波形輸出以及方便調(diào)頻、調(diào)幅的功能。隨著我國經(jīng)濟和科技的發(fā)展，對相應(yīng)的測試儀器和測試手段也提出了更高的要求 ， 信號發(fā)生器己成為測試儀器中至關(guān)重要的一類 。不論是在生產(chǎn)、科研還是教學(xué)上，信號發(fā)生器都是電子工程師信號仿真實驗的最佳工具 。這個時期的波形發(fā)生器多采用模擬電子技術(shù)，而且模擬器件構(gòu)成的電路存在著尺寸大、價格貴、功耗大等缺點，并且要產(chǎn)生較為復(fù)雜的信號波形，則電路結(jié)構(gòu)非常復(fù)雜。 20xx 年， Agilent 的產(chǎn)品 33220A 能夠產(chǎn)生 17 種波形，最高頻率可達 20M。目前可以利用可視化編程語言 (如 Visual Basic， VisualC 等等 )編寫任意波形發(fā)生器的軟面板，這樣允許從計算機顯示屏上輸入任意波形，來實現(xiàn)波形的輸入。而且外形尺寸與價格，都比過去的類似產(chǎn)品減少了一半。 徐州工程學(xué)院畢業(yè)設(shè)計 (論文 ) 4 2 系統(tǒng)基本原理 函數(shù) 信號 發(fā)生器的幾種實現(xiàn)方式 任意波形發(fā)生器 的 實現(xiàn)方案主要有程序控制輸出、 DMA 輸出、可變時鐘計數(shù)器尋址和直接數(shù)字頻率合成等多種方式。在一個 DMA 操作中，只能在一個 D/A 轉(zhuǎn)換器和存儲器之間傳送數(shù)據(jù)，無法實現(xiàn)多通道的信號輸出。由于用硬件電路取代了計算機的控制，信號輸出穩(wěn)定度高。頻率合成大致經(jīng)歷了三個主要階段：直接頻率合成、采用鎖相技術(shù)的間接頻率合成、直接數(shù)字頻率合成。 直接頻率合成技術(shù)的固有缺點在間接頻率合成技術(shù)中得到了很好的改善。 直接數(shù)字頻率合成即 DDS，它是目前最新的產(chǎn)生頻率源的頻率合成技術(shù)。利用頻率合成技術(shù)制成的信號發(fā)生器，通常被稱為頻率合成器。 DDS 原理 徐州工程學(xué)院畢業(yè)設(shè)計 (論文 ) 7 DDS 是一種全數(shù)字的頻率合成方法，其基本結(jié)構(gòu)主要由相位累加器、波形 ROM、 D/A轉(zhuǎn)換器和低通濾波器四個部分構(gòu)成，如圖 23 所示。每來一個時鐘脈沖 fc，加法器將頻率控制字 K 與累加寄存器輸出的累加相位數(shù)據(jù)相加，把相加后的結(jié)果送至累加寄存器的數(shù)據(jù)輸入端。 假設(shè)，相位累加器字長為 N， DDS 控制時鐘頻率為 cf ，時鐘周期為 1/ccTf? ，頻率控制字為 K。 波 形 R O M相 位 量 化 序 列波 形 幅 度 量 化 序 列地 址數(shù) 據(jù) 圖 25 波形 ROM 示意圖 用相位累加器輸出的數(shù)據(jù)作為波形存儲器的相位取樣地址，這樣就可以把存儲在波形存儲器內(nèi)的波形抽樣值 (二進制編碼 )經(jīng)查找表查出，完成相位到幅值轉(zhuǎn)換。在比較新的 DDS 芯片中普遍都采用了 12bit 的 D/A轉(zhuǎn)換器。 CLB 以 NN? 陣列形式分布在 FPGA 芯片中 。用單片機配置 FPGA 器件時，關(guān)鍵在于產(chǎn)生合適的時序。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。其中， SRAM 是迄今為止應(yīng)用范圍最廣的架構(gòu)，主要因為它速度快且具有可重編程能力，而反熔絲 FPGA 只具有一次可編程 (one Time Programmabfe， OTP)能力。根據(jù)數(shù)據(jù)線的多少又可以將 FPGA 器件配置分為并行和串行配置兩類。 。 Verilog HDL 包含了豐富的內(nèi)建原語，包括邏輯門、用戶定義的原語、開關(guān)以及線邏輯。一個完整的 VerilogHDL 設(shè)計模塊包括端口定義、 I/O 聲明、信號類型聲明和功能描述四部分。邏輯綜合軟件會生成 .edf（ edif）的 EDA 工業(yè)標準文件。 編程軟件的介紹 Quartus II 簡介 Quartus II 是 Altera 公司推出的 CPLD/FPGA 開發(fā)工具， Quartus II 提供了完全集成且與電路結(jié)構(gòu)無關(guān)的開發(fā)包環(huán)境，具有數(shù)字邏輯設(shè)計的全部特性，包括： 、結(jié)構(gòu)框圖、 VerilogHDL、 AHDL 和 VHDL 完成電路描述，并將其保存為設(shè)計實體文件。 。 徐州工程學(xué)院畢業(yè)設(shè)計 (論文 ) 14 ；進行時序分析，可查看時序分析結(jié)果報告。設(shè)置好后單擊 Next 按鈕。 工程編譯 Quartus II 編譯器是由一系列處理模塊構(gòu)成的，這些模塊負責對設(shè)計項目的檢錯、邏輯綜合和結(jié)構(gòu)綜合。 ，選擇 Insert→ Symbol,打開一個 Symbol 對話框 ,如圖 34 所示，選擇已有模塊，則可將其添加到頂層模塊中。 FPGA 的應(yīng)用不僅使得數(shù) 字電路系統(tǒng)的設(shè)計非常方便，并且還大大縮短了系統(tǒng)研制的周期，縮小了數(shù)字電路系統(tǒng)的體積和所用芯片的品種。 本系統(tǒng)是在基于 DDS 技術(shù)的基礎(chǔ)上，產(chǎn)生 3 種信號波形，分別為正弦波、方波、鋸齒波。其中 DDS 頻率合成模塊、波形產(chǎn)生模塊、調(diào)幅模塊為數(shù)字電路，由 FPGA 芯片實現(xiàn)。 同時 相 位累加器高 8 位作為地址 送入方波產(chǎn)生模塊，輸出方波。 5 個輸入信號分別是時鐘信號、復(fù)位信號、頻率控制字、頻率鎖存信號、調(diào)幅信號，調(diào)幅模式選擇信號，波形選擇信號。 輸出信號端口說明如下： DA1[9..0]： 波形輸出。 use