【正文】 正常運(yùn)行，電路靜態(tài)調(diào)試，測量各級直流電壓和電流是否正常工作正常，在本設(shè)計中的FPGA電路發(fā)現(xiàn)了短路和斷路現(xiàn)象，同樣難以檢查出虛假短路現(xiàn)象是電感和0歐電阻的測量，AD采集電路檢查時鐘信號線是否通路，可直接通過萬用表測量。同時給SRAM一個讀使能信號wrreq=1；如果讀使能信號FLAGC=0時，分配地址端地址FIFOADR[1:0]=。 if(out_dr == 0) count = count 1。amp。 if(reg_b == in_a) out_dr = 139。cp_b 。h31，即ASCII碼為1，讀取第一片SRAM中數(shù)據(jù)，片選ce_n1置低，we_n寫信號置高，直至地址位最高位，同理，讀取其他兩路數(shù)據(jù)，對應(yīng)ASCII碼為3。 SRAM存儲模塊設(shè)計打擊力能關(guān)系分析的基礎(chǔ)是數(shù)據(jù)存儲[50]，因此SRAM數(shù)據(jù)總線和地址總線將其復(fù)用，因此不能同時寫入SRAM，因此需要做一個觸發(fā)時序設(shè)計，在不同時間使能，將其寫入SRAM，、存儲器IS61LV51216它的存儲容量512Kbyte雙字?jǐn)?shù)據(jù)[51]，鑒于FPGA片內(nèi)邏輯可以并行執(zhí)行的特點(diǎn)，多路AD信號并行數(shù)據(jù)采集，可將各組數(shù)據(jù)分別寫入對應(yīng)的SRAM，將其寫滿，由于在硬件設(shè)計的過程中，存儲系統(tǒng)的地址與數(shù)據(jù)線是復(fù)用的，不能同時寫入或者讀出[52]，因此需要設(shè)計一個狀態(tài)機(jī)，來處理數(shù)據(jù)的存儲過程，三片SRAM通過片選將其分開， 用原始晶振在在不同時刻產(chǎn)生三路使能高電平，形成時序差，在每一路高電平使能寫入采集的參數(shù)物理量，兩路led用來檢測寫滿或讀空，使整個系統(tǒng)更加直觀。并對AD模塊的功能進(jìn)行了仿真[47]。并對其對各模塊進(jìn)行功能仿真驗(yàn)證。本課題需要驗(yàn)證仿真模塊包含有：1. AD9226采集模塊的時序仿真[40]；2. SARM存儲模塊時序仿真；3. USB通信模塊的時序仿真；4. 串口模塊的時序仿真；5. 編碼器模塊的時序仿真；6. 頂層模塊完整輸入輸出時序驗(yàn)證。在本設(shè)計中，F(xiàn)PGA控制著參數(shù)采集電路和SRAM數(shù)據(jù)存儲模塊，數(shù)據(jù)通信模塊，控制著總數(shù)據(jù)流方向，作用于硬件控制系統(tǒng)的每一個環(huán)節(jié)。第一階段為對擊階段，上錘頭與下錘頭同時作用于工件，使工件產(chǎn)生彈性和塑性變形[34]，直至變形終止，而后上下錘頭以同一速度向錘頭動量小的方向運(yùn)動。4對擊錘打擊力能分析4 對擊錘力能分析在對擊模鍛錘工作過程中，在現(xiàn)場實(shí)際工作下的工作介質(zhì)為壓縮空氣。，利用0歐電阻或者電感將其連接。布局布線經(jīng)常是在一起進(jìn)行的，在布線的同時進(jìn)行調(diào)整布局，使硬件系統(tǒng)達(dá)到最佳，是硬件PCB布局更加合理，其需要注意如下：（1）PCB雙層板設(shè)計由于該P(yáng)CB板為雙層板設(shè)計，將元器件布局在抄板的上層或下層，將控制器布局在PCB板的中央位置，為了使系統(tǒng)更加緊湊，同時考慮到電源去耦因素，將電容或電阻合理的布局在底層。 EPCS4原理圖EPCS4的存儲量在4兆比特，足夠編譯本設(shè)計所需要的容量，在系統(tǒng)上電后，自動配置運(yùn)行，如果需要重新燒寫，即可以將原始數(shù)據(jù)進(jìn)行固化，在FPGA芯片中，集成了用于編程邏輯模塊、接點(diǎn)和待初始化的RAM等。 USB通信接口設(shè)計 USB接口的外圍電路，控制芯片選取CY7C68013A，并將工作模式配置為Slave FIFO從機(jī)方式進(jìn)行上位機(jī)數(shù)據(jù)交互，其中利用FPGA去控制該芯片，其作用實(shí)際上是對其內(nèi)部的多重緩沖FIFO進(jìn)行數(shù)據(jù)流控制，在對擊錘力能參數(shù)采集系統(tǒng)中，主控芯片控制處于從機(jī)模式下的USB芯片。由于FPGA作為系統(tǒng)的核心，供電電源芯片的選擇非常重要。數(shù)據(jù)采集模塊功能：采集電路采集加速度傳感器轉(zhuǎn)換的電壓信號。加速度和位移作為打擊能量的關(guān)鍵參數(shù)，因此分別選用壓電式加速度傳感器和位移傳感器進(jìn)行信號調(diào)理轉(zhuǎn)化為AD的模擬輸入量，A/D轉(zhuǎn)換完成的數(shù)據(jù)由FPGA芯片進(jìn)行控制存儲到片外存儲器SRAM中，并對多路數(shù)據(jù)進(jìn)行排序?qū)懭險SB芯片F(xiàn)IFO緩存， FIFO處于滿狀態(tài)后，接收到封幀信號，數(shù)據(jù)自動掛載到USB總線上，USB傳輸控制接口芯片選取Cypress公司的CY7C68013A。結(jié)合對擊錘的結(jié)構(gòu)特點(diǎn)，本設(shè)計選用歐姆龍編碼器E6B2CWZ6C,分辨率為500（脈沖/旋轉(zhuǎn)），最高相應(yīng)頻率為100KHz，電源電壓為5V供電。 CY7C68013A內(nèi)部結(jié)構(gòu)框圖CY7C68013A內(nèi)部結(jié)構(gòu)特點(diǎn)有以下幾個：，由串行接口引擎完成USB協(xié)議的封裝與接包功能，該結(jié)構(gòu)可以完全省去分析其數(shù)據(jù)鏈路層的的步驟，簡單而實(shí)用[22]。邏輯單元LE作為FPGA片內(nèi)最小的邏輯單元，可以有效實(shí)現(xiàn)多種多樣的邏輯功能，在每一個可編程邏輯單元中包括有一個可編程觸發(fā)器和一個進(jìn)位鏈路以及一個級聯(lián)鏈路，最核心的是一個4輸入的查找表LUT。IR由許多金屬連接線構(gòu)成，可以經(jīng)過自動走線實(shí)現(xiàn)多種數(shù)字電路，在這些金屬線段中有可編程開關(guān)，可以將IOB和CLB通過IR相互連接起來，按照線內(nèi)長度可以分為三種：第一種，長線；第二種，雙長度線，第三種，單長度線（2）輸入/輸出模塊(IOB)離散信號經(jīng)過量化成為2進(jìn)制數(shù)字信號的過程，在經(jīng)過以上變換后，信號就變成了幅值上量化、時間上離散的數(shù)字信號。本章節(jié)重點(diǎn)介紹了FPGA內(nèi)部各個功能模塊的設(shè)計與實(shí)現(xiàn)，利用Verilog語言進(jìn)行邏輯時序設(shè)計，對系統(tǒng)進(jìn)行層次化設(shè)計，采用自頂向下的設(shè)計流程，建立多個數(shù)字電路模塊之間的連接，組成一個完整的電路系統(tǒng)，并編寫激勵信號文件，對設(shè)計好的模塊以及系統(tǒng)進(jìn)行調(diào)試驗(yàn)證?？梢詫?shí)現(xiàn)大噸位全液壓驅(qū)動，不等速對擊結(jié)構(gòu)原理，并通過程序控制實(shí)現(xiàn)自動化。因此決定自行串裝該設(shè)備，并對其加速度進(jìn)行參數(shù)采集，并建立加速度和打擊能量之間的數(shù)學(xué)模型，并分析二者之間的關(guān)系。 630KJ對擊錘實(shí)物圖鍛錘是最常見、歷史最悠久的鍛壓機(jī)械，鍛錘靠高壓氣體突然釋放的能量驅(qū)動上，下錘頭高速運(yùn)動，懸空對擊，是金屬塑性成形的鍛造方法。隨之而來，鍛造設(shè)備的生產(chǎn)壓力也進(jìn)一步加大，因此，如何開發(fā)出智能性可控性大噸位鍛壓設(shè)備，對于提高鍛錘的工作性能，自動化水平、產(chǎn)品質(zhì)量有著十分重要的意義。因此，該課題以630KJ對擊模鍛錘為研究背景，設(shè)計了一套先進(jìn)的打擊能量參數(shù)的自動采集與處理系統(tǒng)，可以滿足在高溫、高振動、高粉塵的惡劣環(huán)境下工作，同時采集打擊過程中的相對位移與加速度，從而分析關(guān)鍵物理參數(shù)與打擊力與打擊能量之間的功能關(guān)系，為現(xiàn)場工人對鍛造質(zhì)量控制和設(shè)備安全運(yùn)行提供了可靠的科學(xué)依據(jù)。目前可提供大噸位鍛錘主要有德國的拉斯科、萬家頓公司。第五章為內(nèi)部FPGA內(nèi)部邏輯數(shù)字電路設(shè)計。采樣信號X(nTs)經(jīng)過截尾或者舍入變?yōu)橹挥杏行€數(shù)的數(shù)，這一過程叫做量化過程，在通常意義下，把量化誤差看做為模擬信號數(shù)字信號處理的加性噪聲，量化增量的大小，與AD分辨率有關(guān)，即量化單位為所測信號最大電壓賦值的1/2n 。（1）可編程互聯(lián)資源IR其結(jié)構(gòu)規(guī)則分散在整個芯片，并且規(guī)則旳排列成一個陣列。 USB數(shù)據(jù)通訊選用CPRESS公司制造的EZUSB芯片，該芯片內(nèi)部資源豐富，配置形式多種多樣，非常合適該課題的數(shù)據(jù)傳輸模塊選型，可以通過多種配置方式將firewere下載到片內(nèi)RAM中，即通過USB總線下載，從片外EEPROM中讀取。也可以選用更高分辨率的設(shè)備[24]。3硬件系統(tǒng)設(shè)計3硬件系統(tǒng)設(shè)計采用FPGA作為控制芯片，為了保證采集系統(tǒng)的準(zhǔn)確度和數(shù)據(jù)量，我們將采用SRAM作為數(shù)據(jù)存儲器，通信方式采用USB通信來實(shí)現(xiàn)數(shù)據(jù)的傳輸，使得數(shù)據(jù)采集測量儀中數(shù)據(jù)的高速存儲得到了保障。各個模塊的主要作用如下：電源模塊功能：本系統(tǒng)需要不同電壓種類的電源，將來自電源板的12 伏電壓向5伏、。芯片需要兩種電壓供給電源，I/，因此選用兩款穩(wěn)壓芯片得到對應(yīng)的電壓。 繼電器控制接口設(shè)計為了保護(hù)設(shè)備，并且更加有效的啟動采集，設(shè)計了繼電器保護(hù)措施，防止誤采集，霍爾傳感器Pulse_in作為觸發(fā)信號，設(shè)計一個繼電器保護(hù)開關(guān)，當(dāng)串口收到命令A(yù)SCII碼6，回復(fù)握手命令A(yù),將繼電器吸合，同時Check_Relay由高電平變?yōu)榈碗娖?，此時即可以等待霍爾傳感器的觸發(fā)信號，進(jìn)行采集。采用SO8封裝，易于集成。在設(shè)計印刷電路板前，需要對本系統(tǒng)做一個全部的了解，對于所選取的元器件以及各種航插的規(guī)格，尺寸，大小做一個全面的分析，合理安排器件的方向以及外圍接口的規(guī)劃，在各個元器件位置確定以后，考慮版圖電磁兼容性，電源濾波去耦，減少系統(tǒng)的干擾，完成以后，利用PCB制圖軟件手動布局，確認(rèn)禁止布線層的面積，確認(rèn)各個模塊的走線位置，盡量使飛線最短，本設(shè)計將電源布局在PCB的右上角，AD采集接口布局在版圖的右端，以FPGA為主控的外圍電路布局在電路板的中央，存儲系統(tǒng)在版圖左端，布局完畢之后，根據(jù)飛線做相應(yīng)適當(dāng)調(diào)整，使飛線較短且信號線盡量少交叉。(4)PCB覆銅在PCB布線完成后需要對上層和底層進(jìn)行敷銅，硬件系統(tǒng)的版圖為2層板，以GND為參考標(biāo)準(zhǔn)進(jìn)行敷銅，以下是需要主要的的幾點(diǎn)問題： 本設(shè)計中用到了兩種地線，模擬地GND與數(shù)字地AGND，在制版軟件中，一般采用地線作為標(biāo)準(zhǔn)來進(jìn)行獨(dú)立復(fù)銅，本設(shè)計采用數(shù)字地作為標(biāo)準(zhǔn)來覆銅，這樣可以減少多地帶來的短路現(xiàn)象。完成硬件原理圖設(shè)計后，對整體進(jìn)行電氣ERC檢測，檢查完畢后，設(shè)計PCB版圖，對版圖尺寸進(jìn)行規(guī)劃，長為200mm、寬為70mm，導(dǎo)入元件庫，進(jìn)行布局布線，最終覆銅，并投板，并生產(chǎn)元件清單，為后期工作調(diào)試工作做準(zhǔn)備。鍛件變形的能量為 （） （） 最大打擊力分析在打擊瞬間，上下錘頭打擊速度迅速變?yōu)榛貜椝俣龋浠謴?fù)系數(shù)為 （）在上、下錘頭碰撞過程中，每次打擊時間極短，可以運(yùn)用物理中動量守恒定律和沖量定理來分析打擊前后能量的變化，對擊錘打擊過程分為兩個階段。5邏輯數(shù)字電路設(shè)計5 邏輯數(shù)字電路設(shè)計 FPGA系統(tǒng)概述FPGA作為硬件系統(tǒng)的核心控制器件，它起到中間大腦的作用，F(xiàn)PGA的制造工藝是由可編程硅芯片制成，用戶可以在線進(jìn)行編譯配置，自定義實(shí)現(xiàn)數(shù)字電路，使用可編程布線資源和大量的邏輯塊實(shí)現(xiàn)相應(yīng)的硬件功能，開發(fā)人員在對應(yīng)的編譯軟件中實(shí)現(xiàn)數(shù)字開發(fā)過程，并將其綜合編譯生成相應(yīng)的配置文件，其中包含各邏輯單元連接的相關(guān)信息，此外，F(xiàn)PGA可以覆蓋進(jìn)行重新燒寫，在開發(fā)人員綜合編譯不同的邏輯電路時，可以使系統(tǒng)呈現(xiàn)新的特性，在現(xiàn)代EDA發(fā)展的今天，高級設(shè)計工具改變了開發(fā)人員的構(gòu)成，在上個世紀(jì)，只有資深數(shù)字電路硬件開發(fā)工程師才能熟練掌握FPGA技術(shù)，隨著硬件語言的不斷普及，越來越多的開發(fā)者可以快速掌握FPGA的開發(fā)技術(shù)，屏蔽了C語言中順序執(zhí)行的缺陷，在每一個時鐘周期處理更多任務(wù)，具有較高的數(shù)運(yùn)算能力。首先是對其進(jìn)行功能仿真，也就是前仿真，在對每一個模塊進(jìn)行功能仿真后，進(jìn)行綜合仿真，檢查時候可以硬件實(shí)現(xiàn)，有時完整綜合后，但并不能實(shí)現(xiàn)其電路功能，因此，在時序仿真錢，首先需要驗(yàn)證整個時序的正確性。 FPGA中各模塊設(shè)計基于FPGA對擊錘測量系統(tǒng)是否能夠正常運(yùn)行，其時序的準(zhǔn)確性顯得格外重要，本章重點(diǎn)設(shè)計其內(nèi)部邏輯硬件電路，以及相關(guān)模塊的設(shè)計，以及分析其時序正確性的，通過研究對擊錘的工作過程，相應(yīng)設(shè)計對應(yīng)的工作時序，主要涵蓋以下八個模塊：觸摸模塊，采集模塊，存儲模塊，峰值提取模塊，位移編碼器模塊，串口通信模塊，USB數(shù)據(jù)通信模塊，在模塊與模塊之間，應(yīng)保持時鐘的同步。上下錘頭加速度經(jīng)過信號調(diào)理，AD1和AD2同時進(jìn)行采集，由于AD9226僅僅需要采樣時鐘和電源就可以進(jìn)行工作，沒有啟動和停止信號，因此在采集模塊中必須加以控制，這里輸入的時鐘clk是由后面的系統(tǒng)控制模塊提供的，這里直接接ioclk通入AD9226即可，再把轉(zhuǎn)換好的數(shù)據(jù)從indata輸入到控制器中，由控制器處理數(shù)據(jù)和對數(shù)據(jù)的進(jìn)一步控制[15]。調(diào)試成功后，將USB控制模塊進(jìn)行聯(lián)調(diào)。 同地址分時寫仿真 SRAM讀時序仿真在三片SRAM寫滿后，上位機(jī)下發(fā)命令，串口收取命令，讀取相應(yīng)數(shù)據(jù)到USB芯片緩存，例如串口下發(fā)命令uartdata =839。assign cp_ab = cp_aamp。b1。 else if(in_z amp。 else begin if(out_dr == 1) count = count + 1。 usbctrl頂層模塊如果寫使能FLAGA=1時，分配地址端的地址FIFOADR[1:0]=00，這時FIFO指針指向輸入端點(diǎn)，同時如果FLAGB=0，即FIFO寫滿標(biāo)志位為假，將外部數(shù)據(jù)寫入FD當(dāng)中，同時SLOE=0，SLWR=1。7總結(jié)和展望6 系統(tǒng)調(diào)試及結(jié)論在完成程序的調(diào)試后，需要與硬件進(jìn)行聯(lián)合調(diào)試 ，首先需要對其PCB單板開始，由于本系統(tǒng)信號線較多，電源線交錯分布，需要測量各個電源以及地之間是否短路；其次，焊接電路板，在系統(tǒng)上電之前，測量時候出現(xiàn)信號線、電源線短路現(xiàn)象，直流電流電壓紋波系數(shù)不應(yīng)大于2%；檢查FPGA芯片與下載接口是否焊接正確， 最后，編寫測試程序，檢驗(yàn)各個元器件是否正常運(yùn)行，晶振是否正常工作等等[57]。，造成FPGA系統(tǒng)的短路問題，通常是由于去耦電容所致，由于FPGA外圍電路對電源的穩(wěn)定性要求很高，需要排布大量的去耦電容，因此，常常出現(xiàn)短路現(xiàn)象。（b） 上位機(jī)采集界面 示波器實(shí)測波形，（a）(b)所示：(a)加速度參數(shù)波形圖 對于工件1來說，可以觀察到在上圖中，現(xiàn)場測量中在0到240ms之間，存在大量的雜波，最大加速度出現(xiàn)的時間點(diǎn)在260ms到300ms之間，隨后加速度成不規(guī)則阻尼震蕩形式遞減。本文以630KJ對擊錘系統(tǒng)為背景，對對擊鍛錘的力能測量進(jìn)行了一定研究，其中主要介紹了對擊錘打擊過程中關(guān)鍵參數(shù)的提取到采集過程，再到后期對打擊力與打擊能量系統(tǒng)各個環(huán)節(jié)的組成和運(yùn)行原理，為對擊錘的量化和力能控制和精確顯示提供了可靠的理論依據(jù)。（6）將外圍電路系統(tǒng)和內(nèi)部邏輯電路進(jìn)