【正文】 七、定義芯片管腳號（列表示意）及下載過程：由于提供的實(shí)驗(yàn)箱的七段顯示器是掃描形式工作，需要進(jìn)行譯碼以及選擇掃描，需添加模塊：該模塊有三部分組成，包括一個(gè)8進(jìn)制計(jì)數(shù)器，一個(gè)38數(shù)據(jù)選擇器及七段顯示譯碼器：將該模塊連入最后的頂層文件中，即可進(jìn)行下載工作。分鐘計(jì)時(shí)模塊：仿真波形：分析說明：當(dāng)分鐘的高四位為0、4時(shí)，小時(shí)的低四位為九時(shí)，在下一個(gè)時(shí)鐘的上跳延來了之后，高四位加一；當(dāng)分鐘的高四位為5時(shí)，同時(shí)低四位為9時(shí)，分鐘的高低四位都清零，實(shí)現(xiàn)從00到59的循環(huán)計(jì)數(shù)。二、實(shí)驗(yàn)任務(wù)：用 FPGA 器件和 EDA 技術(shù)實(shí)現(xiàn)多功能數(shù)字鐘的設(shè)計(jì)已知條件：MAX+Plus 軟件FPGA 實(shí)驗(yàn)開發(fā)裝置基本功能：以數(shù)字形式顯示時(shí)、分、秒的時(shí)間；小時(shí)計(jì)數(shù)器為 24 進(jìn)制；分、秒計(jì)數(shù)器為 60 進(jìn)制。與此同時(shí)，我也對EDA以及VHDL語言有了進(jìn)一步了解，對于其結(jié)構(gòu)、語法、功能等認(rèn)識不少。 then ringend zhong。sel:in std_logic。end case。en_out : out std_logic_vector(7 downto 0)。end process。 then t :=t+1。按鍵按下（延時(shí)）beginkey_press2 : process(set,clk1khz)variable t :integer range 0 to 999。clk_change,clk2hz_en:out std_logic。039。begin秒的60進(jìn)制進(jìn)制 counter_sec_l : process(clk_change,s_en)beginsl分鐘的60進(jìn)制設(shè)置 counter_min_l : process(clk_change,m_en)begin if clk_change39。sel:in std_logic。039。四、課程設(shè)計(jì)所需要儀器計(jì)算機(jī)一臺quartusⅡ軟件FPGA開發(fā)板五、設(shè)計(jì)步驟模塊介紹（1）分頻模塊：產(chǎn)生1Hz、1KHz、2KHz頻率（2）計(jì)數(shù)器模塊：生成60進(jìn)制、24進(jìn)制計(jì)數(shù)器（3）控制模塊：按鍵控制、按鍵消抖（4）顯示模塊：7段數(shù)碼管顯示器，分別顯示小時(shí)、分鐘、秒（5）報(bào)時(shí)模塊：進(jìn)行整點(diǎn)報(bào)時(shí)各個(gè)模塊的設(shè)計(jì)與仿真CLK晶振頻率50MHZ，分成2KHZ,1KHZ,1HZ的信號。微動開關(guān)不工作，計(jì)數(shù)器正常工作。從59分50秒時(shí)開始報(bào)時(shí)，每隔一秒報(bào)時(shí)一秒，到達(dá)00分00秒時(shí)，整點(diǎn)報(bào)時(shí)。這是由于創(chuàng)新基于實(shí)踐、源于實(shí)踐，實(shí)踐出真知，實(shí)踐檢驗(yàn)真理。要求能顯示時(shí)、分、秒。（2）計(jì)時(shí)部分計(jì)數(shù)器設(shè)計(jì)的考慮 分、秒計(jì)數(shù)器均為模60計(jì)數(shù)器。應(yīng)調(diào)用元件庫中的邏輯門建一個(gè)控制報(bào)時(shí)的模塊。clk1hz,clk1khz,clk2khz:out std_logic)。use 。architecture behav of shuzizhong issignal low_rega,high_rega,low_regb,high_regb,low_regc,high_regc :std_logic_vector(3 downto 0):=“0000”。 then if sout=39。entity key_press is port(set ,mode: in std_logic。signal sce_reg, mce_reg ,hce_reg:std_logic。139。end display。sl,sh,ml,mh,hl,hh : in std_logic_vector(3 downto 0)。signal clk2hz : std_logic。use 。139。在控制時(shí)間的顯示的時(shí)候，由于變量太多多發(fā)現(xiàn)不能完全的控制住變量，導(dǎo)致顯示的時(shí)候出現(xiàn)了亂碼，數(shù)碼管顯示不正常 解決辦法：減少變量，仔細(xì)推敲，合理命名。在設(shè)計(jì)的過程中，也曾遇到不少困難，但正所謂堅(jiān)持就是勝利，要想取得成功，必須要有努力付出，這樣所取得的結(jié)果才更有意義。第三篇：eda 實(shí)現(xiàn)多功能數(shù)字鐘一、標(biāo)題：EDA實(shí)現(xiàn)多功能數(shù)字鐘二、任務(wù)書：設(shè)計(jì)要求是用FPGA器件和EDA技術(shù)實(shí)現(xiàn)多功能數(shù)字鐘的設(shè)計(jì)，⑴ 控制功能包括①以數(shù)字形式顯示時(shí)、分、秒的時(shí)間；②小時(shí)計(jì)數(shù)器為24進(jìn)制；③分、秒計(jì)數(shù)器為60進(jìn)制；④有兩個(gè)使能端起到校時(shí)、校分的作用，同時(shí)按無效；⑤每小時(shí)的59分555559分別以四長聲一短聲進(jìn)行模擬電臺仿真；⑥讓信號燈在晚上19點(diǎn)至早上5點(diǎn)亮；⑵ 在Max＋plusⅡ軟件系統(tǒng)平臺上建立多功能數(shù)字鐘電路的頂層電路文件并完成編譯和仿真，并對器件進(jìn)行下載檢查。時(shí)段控制模塊：仿真波形：分析說明：從19點(diǎn)到凌晨5點(diǎn)（含5點(diǎn)），燈亮，即完成時(shí)段控制。十、心得體會：實(shí)驗(yàn)過程中最然遇到了很多困難，從畫圖到理解電路圖，還有接觸沒有接觸過的下載，把紙上的東西用到了硬件中，質(zhì)的改變。沒有脈沖時(shí)，顯示時(shí)分秒，set按鈕產(chǎn)生第一個(gè)脈沖時(shí)，顯示年月日，第2個(gè)脈沖到來時(shí)可預(yù)置年份，第3個(gè)脈沖到來時(shí)可預(yù)置月份，依次第8個(gè)脈沖到來時(shí)分別可預(yù)置日期、時(shí)、分、秒、星期，第 9個(gè)脈沖到來時(shí)設(shè)置星期后預(yù)置結(jié)束，正常工作，顯示的是時(shí)分秒和星期。時(shí)的進(jìn)位信號通過管腳映射到日期模塊的計(jì)數(shù)時(shí)鐘信號。這種方法的包含了一百年中的所有閏年的情況。以前只是看書或者編一些很小的程序用來仿真，覺得沒怎么難，但當(dāng)進(jìn)行此次課程設(shè)計(jì)真正處理一個(gè)較大程序時(shí)，問題便都顯現(xiàn)出來。后來經(jīng)過同學(xué)的提點(diǎn)，就把程序改簡單了，單純的來個(gè)脈沖就出現(xiàn)高電平，但后來仿真發(fā)現(xiàn)高電平一直在高位，沒法給脈沖，最后沒辦法便手動脈沖。最后，此次課程設(shè)計(jì)的完成很大程度上取決于老師和同學(xué)對我的指導(dǎo)與幫助，這更能說明，一個(gè)較大設(shè)計(jì)的完成及實(shí)現(xiàn)，不是僅限于自身，我們要學(xué)會與別人交流溝通，才能做到更好。不過此法可以待以后，學(xué)習(xí)知識完善后再考慮。當(dāng)預(yù)置是同步時(shí)，在置數(shù)輸入上將建立一低電平，禁止計(jì)數(shù)，并在下一個(gè)時(shí)鐘之后不管使能輸入是何電平，輸出都與建立數(shù)據(jù)一致。電路有全獨(dú)立的時(shí)鐘電路。在時(shí)鐘脈沖線上使用斯密特觸發(fā)器對時(shí)鐘上升和下降時(shí)間無限制 引腳功能：/CP1：時(shí)鐘輸入端/CP0：時(shí)鐘輸出端/CP0：反相時(shí)鐘輸出端Q4~Q10，Q12~Q14：計(jì)數(shù)器輸出端/Q14：第14級計(jì)數(shù)器反相輸出端VDD：電源正VSS：電源負(fù)CR：清零端 74ls48功能介紹：74LS48除了有實(shí)現(xiàn)7段顯示譯碼器基本功能的輸入（DCBA）和輸出（Ya～Yg）端外，7448還引入了燈測試輸入端（LT）和動態(tài)滅零輸入端（RBI），以及既有輸入功能又有輸出功能的消隱輸入/動態(tài)滅零輸出（BI/RBO）端。DCBA≠0，則對顯示無影響。用異步置數(shù)法設(shè)計(jì)小時(shí)所用的24進(jìn)制計(jì)數(shù)器。秒位向分位進(jìn)位正常，但校時(shí)按鍵不能用，且分位向十分位不能進(jìn)位，通過觀察焊接對比原理圖與pcb圖后發(fā)現(xiàn)，開關(guān)接地的一端弄反了，應(yīng)是開關(guān)與接電容端相側(cè)對著的端接地。最后一個(gè)數(shù)碼管有三段老是不亮，觀察連接沒有錯誤，測量焊接也正常，最后用萬用表測量發(fā)現(xiàn)芯片沒有問題，那三段不亮的數(shù)碼管燒了。仿真問過老師后，老師說是由于防抖電容所致。修改過后則可以正常進(jìn)位，且兩開關(guān)都能用了。問題很多。 原理設(shè)計(jì)整體電路設(shè)計(jì)方案： 振蕩電路設(shè)計(jì)振蕩電路由振蕩器產(chǎn)生的脈沖，振蕩器是數(shù)字鐘的核心。除DCBA = 0000外，RBI也可以接低電平，見表1中1～16行。計(jì)數(shù)器的功能（不管使能、不使能、置數(shù)或計(jì)數(shù)）完全由穩(wěn)態(tài)建立時(shí)間和保持時(shí)間所要求的條件來決定。超前進(jìn)位電路無須另加門，即可級聯(lián)出n位同步應(yīng)用的計(jì)數(shù)器。從以上兩種方案，很容易看出，采用方案二，用此法做即可以復(fù)習(xí)回顧早期學(xué)習(xí)的數(shù)電模電知識，又避免了單片機(jī)知識不足的問題，故用此法。數(shù)字鐘從原理上講是一種典型的數(shù)字電路，其中本設(shè)計(jì)采用六位LED24小時(shí)計(jì)時(shí)方式根據(jù)數(shù)碼管動態(tài)顯示原理來進(jìn)行顯示。在各個(gè)模塊都能仿真成功后，頂層模塊的程序與仿真卻出現(xiàn)了很多問題。我此次設(shè)計(jì)的程序是在課本原有數(shù)字鐘程序的基礎(chǔ)上進(jìn)行添加更改