【正文】 得來的，最初在運(yùn)行原有程序時很順利，但是隨著加的東西越來越多，程序中出現(xiàn)的問題也就越來越多。進(jìn)位信號也是分為大月、小月、平年閏年來確定是否產(chǎn)生。年月模塊主要實現(xiàn)月份的十二進(jìn)制計數(shù)器，和100進(jìn)制的年份計數(shù)器。當(dāng)整點到達(dá)時，報時器會鳴響，然后手動按鍵停止報時。好像聽到的蜂鳴聲是從未聽到過的美妙樂曲。功能完全符合設(shè)計要求，可以下載。實現(xiàn)從00到23的循環(huán)計數(shù)。分析整個電路的工作原理，分別說明各子模塊的設(shè)計原理和調(diào)試、仿真、編 程的過程。通過具體實踐才能讓自己清楚哪些知識已經(jīng)掌握，哪些知識仍需鞏固加強(qiáng)。139。a:in std_logic_vector(15 downto 0)。begin h_ce_reg dataout dataout dataout dataout dataout dataout dataout dataout null。s_ce,m_ce,h_ce : in std_logic。end case。039。signal con : integer range 0 to 4 :=0。secout,minout: in std_logic。or sel=39。039。s_en,m_en,h_en:in std_logic。architecture beh of fre is signal data1khz,data2khz,data1hz : std_logic := 39。數(shù)碼管上的點(DDD6)應(yīng)置Vcc。（3）校時設(shè)計的考慮數(shù)字鐘校準(zhǔn)有3個控制鍵：時校準(zhǔn)、分校準(zhǔn)和秒校準(zhǔn)。（3）能利用喇叭作整點報時。第一篇：EDA課程設(shè)計——多功能數(shù)字鐘哈爾濱工業(yè)大學(xué)(威海)電子學(xué)課程設(shè)計報告帶有整點報時的數(shù)字鐘設(shè)計與制作姓名: 蔣棟棟 班級: 0802503 學(xué)號: 080250331 指導(dǎo)教師:井巖目錄一、課程設(shè)計的性質(zhì)、目的和任務(wù)????????????3二、課程設(shè)計基本要求?????????????????3三、設(shè)計課題要求???????????????????3四、課程設(shè)計所需要儀器????????????????4五、設(shè)計步驟?????????????????????4整體設(shè)計框圖???????????????????4各個模塊的設(shè)計與仿真???????????????4???????????????????????4??????????????????????6??????????????????????10?????????????????????13??????????????????????14??????????????????????16六、調(diào)試中遇到的問題及解決的方法???????????18七、心得體會?????????????????????18一、課程設(shè)計的性質(zhì)、目的和任務(wù)創(chuàng)新精神和實踐能力二者之中，實踐能力是基礎(chǔ)和根本。（2）要求時、分、秒能各自獨立的進(jìn)行調(diào)整。小時計數(shù)為模24計數(shù)器，同理可建一個24進(jìn)制計數(shù)器的模塊。（5）建一個七段譯碼的模塊因在系統(tǒng)可編程器件實驗箱上的數(shù)碼管沒有經(jīng)過譯碼，故要用AHDL語言寫一個七段譯碼的模塊，且應(yīng)考慮數(shù)碼管為共陽極。end fre。entity shuzizhong is port(clk_change : in std_logic。signal sout,mout,hout :std_logic :=39。139。clk1khz,clk1hz: in std_logic。signal ssl,ssen,mmen,hhen:std_logic。then if t=50 and set=39。architecture duan of display is begin process(datain)begin case datain is 12 when “0000” = dataout dataout dataout dataout dataout dataout dataout dataout dataout dataout dataout dataout dataout dataout dataout dataout null。clk2hz_en : in std_logic。signal h_ce_reg,m_ce_reg,s_ce_reg : std_logic。整點報時 entity baoshi is port(clk1khz,clk2khz : in std_logic。 then if c1=39。七、心得體會一個多星期的課程設(shè)計讓我受益匪淺，也讓我真正明白理論與實踐相結(jié)合的重要性。第二篇：EDA實現(xiàn)多功能數(shù)字鐘EDA實現(xiàn)多功能數(shù)字鐘實驗 報 告專業(yè)班級：學(xué)生姓名：學(xué)生學(xué)號：目錄一、內(nèi)容摘要二、實驗要求三、各底層模塊設(shè)計四、總體方案五、心得體會一、實驗內(nèi)容利用 QuartusII 軟件，結(jié)合所學(xué)的數(shù)字電路的知識設(shè)計一個 24 時多功能數(shù) 字鐘，具有正常分、秒計時，動態(tài)顯示的功能。三、關(guān)鍵詞：數(shù)字鐘 原理電路 編譯 仿真 下載四、數(shù)字鐘電路系統(tǒng)的組成框圖：五、各功能模塊設(shè)計、仿真波形及其分析說明：小時計時模塊：仿真波形：分析說明：當(dāng)小時的高四位為0、1時，小時的低四位為九時，在下一個時鐘的上跳延來了之后，高四位加一；當(dāng)小時的高四位為2，同時低四位為3時，小時的高低四位都清零。六、頂層邏輯電路圖、仿真波形及分析結(jié)論：建立一個頂層文件如圖：仿真波形如下：分析結(jié)論：經(jīng)仿真波形分析①走時正常；②能〝校時〞〝校分〞；③整點報時；④時段控制到位。看到成功的數(shù)字鐘，很有成就感。調(diào)整設(shè)置通過Up來控制，UP為高電平，upclk有脈沖到達(dá)時，預(yù)置位加1，否則減1。定時功能在時分秒模塊中，是由分計數(shù)器在到達(dá)59時產(chǎn)生一個脈沖，讓speaker產(chǎn)生高電位鳴響。然后判斷大月小月可以判斷月份來確定30進(jìn)制還是31進(jìn)制。雖然在這個過程中遇到了很多的問題，但是最終都得到了很好的解決。與頂層模塊連接后，又發(fā)現(xiàn)分滿59的脈沖沒給，因為我的時分秒全都放在了一起，只能將定時模塊挪到時分秒模塊中，這樣反而使得整個工程簡單了一些。參考文獻(xiàn)[1]李景華,:東北大學(xué)出版社,2000 [2] 姜如東，VHDL語言程序設(shè)計及應(yīng)用，北京郵電大學(xué)出版社[3] 康華光．電子技術(shù)基礎(chǔ)（數(shù)字部分）［M］．北 京：高等教育出版社，2001．[4] [5]第五篇：多功能數(shù)字鐘課程設(shè)計多功能數(shù)字鐘朱安煙（安陽師范學(xué)院 物電學(xué)院, 河南 安陽 455002）摘要：時鐘相比具有更高的準(zhǔn)確性和直觀性因此得到了更加廣泛的使用。 方案二繼而考慮到用原先學(xué)過的純數(shù)字電路來做，以74Ls160來做為計數(shù)的芯片，用六片分別實現(xiàn) 數(shù)字鐘的小時、分、秒、的計數(shù)，并用晶振加以分頻產(chǎn)生數(shù)字鐘所需的秒脈沖。清除是異步的（直接清零），不管時鐘輸入、置數(shù)輸入、使能輸入為何電平，清除輸入端的低電平把所有四個觸發(fā)器的輸出直接置為低電平。改變工作模式的控制輸入（使能ENP、ENT或清零）縱使發(fā)生變化，直到時鐘發(fā)生為止，都沒有什么影響。由7448真值表可獲知7448所具有的邏輯功能：（1）7段譯碼功能（LT=1，RBI=1）在燈測試輸入端（LT）和動態(tài)滅零輸入端（RBI）都接無效電平時，輸入DCBA經(jīng)7448譯碼，輸出高電平有效的7段字符顯示器的驅(qū)動信號，顯示相應(yīng)字符。該功能主要用于多個7段顯示器同時顯示時熄滅高位的零。秒、分位設(shè)計電路如下： 程序調(diào)試過程在板子焊接好以后通上5V電源發(fā)現(xiàn)六Led燈只有三個能完整亮出來，其余的都不亮或是亮的不全，而且秒位不走，校時按鍵不管用。這個錯誤導(dǎo)致開關(guān)不能用，亦使分的十位端的74ls160芯片clk段一直接了地，故不能使其正常進(jìn)位。調(diào)試好后在后來的觀察中發(fā)現(xiàn)從秒向分進(jìn)位時有時一下進(jìn)兩位，自己找不出來原因。測試 華中大學(xué)出版社 2010年附圖: 電路原理圖: