【正文】 息產(chǎn)品的廣泛使用，而且是產(chǎn)品的性能越來越強(qiáng)，復(fù)雜程度越來越高，更新步伐越來越快。基于FPGA的多功能數(shù)字鐘設(shè)計(jì)摘要本設(shè)計(jì)為一個(gè)多功能的數(shù)字鐘，具有時(shí)、分計(jì)數(shù)顯示功能，以24小時(shí)循環(huán)計(jì)數(shù)；具有校對功能以及整點(diǎn)報(bào)時(shí)功能。支撐信息電子產(chǎn)品高速發(fā)展的基礎(chǔ)就是微電子制造工藝水平的提高和電子產(chǎn)品設(shè)計(jì)開發(fā)技術(shù)的發(fā)展。但無論有無編碼以及采用什么樣的編碼，最后都要轉(zhuǎn)換成為相應(yīng)的鍵值，以實(shí)現(xiàn)按鍵功能程序的轉(zhuǎn)移。美國ALTERA公司的可編程邏輯器件采用全新的結(jié)構(gòu)和先進(jìn)的技術(shù)，加上MaxplusII(或最新的QUARTUS)開發(fā)環(huán)境，更具有高性能，開發(fā)周期短等特點(diǎn)，十分方便進(jìn)行電子產(chǎn)品的開發(fā)和設(shè)計(jì)?？梢院敛豢鋸埖恼f，電子技術(shù)的應(yīng)用無處不在，電子技術(shù)正在不斷地改變我們的生活，改變著我們的世界。校對時(shí)間由15矩形鍵盤進(jìn)行控制，為了保證計(jì)時(shí)的穩(wěn)定及準(zhǔn)確須由晶體振蕩器提供時(shí)間基準(zhǔn)信號(hào)。FPGA一般由3種可編程電路和一個(gè)用于存放編程數(shù)據(jù)的靜態(tài)存儲(chǔ)器SRAM組成。邏輯函數(shù)發(fā)生器H有3個(gè)輸入信號(hào)；前兩個(gè)是函數(shù)發(fā)生器的輸出G’和F’，而另一個(gè)輸入信號(hào)是來自信號(hào)變換電路的輸出H1。IOB輸出端配有兩只MOS管，它們的柵極均可編程，使MOS管導(dǎo)通或截止，分別經(jīng)上拉電阻接通Vcc、地線或者不接通，用以改善輸出波形和負(fù)載能力。系統(tǒng)劃分①編譯器③代碼級功能仿真④綜合器⑤適配前時(shí)序仿真⑥適配器⑦CPLD/FPGA實(shí)現(xiàn)適配后仿真模型⑧適配后時(shí)序仿真適配報(bào)告⑧ASIC實(shí)現(xiàn)VHDL代碼或圖形方式輸入②仿真綜合庫器件編程文件⑧圖22 CPLD/FPGA系統(tǒng)設(shè)計(jì)流程流程說明：“自頂向下”的設(shè)計(jì)方法進(jìn)行系統(tǒng)劃分。綜合優(yōu)化是針對ASIC芯片供應(yīng)商的某一產(chǎn)品系列進(jìn)行的，所以綜合的過程要在相應(yīng)的廠家綜合庫的支持下才能完成。 FPGA開發(fā)編程原理硬件設(shè)計(jì)需要根據(jù)各種性能指標(biāo)、成本、開發(fā)周期等因素，確定最佳的實(shí)現(xiàn)方案，畫出系統(tǒng)框圖，選擇芯片，設(shè)計(jì)PCB并最終形成樣機(jī)。有的軟件3種輸入方法都支持，如ActiveHDL。由于計(jì)數(shù)的起始時(shí)間不可能與標(biāo)準(zhǔn)時(shí)間（如北京時(shí)間）一致，故需要在電路上加一個(gè)校時(shí)電路，同時(shí)標(biāo)準(zhǔn)的1HZ時(shí)間信號(hào)必須做到準(zhǔn)確穩(wěn)定?？刂菩盘?hào)由15矩形鍵盤輸入。分頻電路的邏輯框圖如圖42所示。USE 。 then count:=0。139。按鍵控制模塊的框圖如圖47所示。ENTITY addram IS PORT ( inkey : IN STD_LOGIC。 end if。ENTITY addram3 IS PORT ( inkey : IN STD_LOGIC。 then if count=3 then count=0000。end process k1。 os : OUT STD_LOGIC )。 count:=count+1。USE 。ARCHITECTURE ml_architecture OF ml ISBEGINk1:process(clk_1s,iset)variable count:integer range 0 to 10:=0。 addr_1s=CONV_STD_LOGIC_VECTOR(count,4)。END ml_architecture。ENTITY hl IS PORT ( clk_1s : IN STD_LOGIC。beginif iset=39。 count:=0。139。 end if。USE 。ARCHITECTURE hh_architecture OF hh ISBEGINk1:process(clk_1s,iset)variable count:integer range 0 to 2:=0。039。 count:=count+1。end process k1。 END drive。 when 0101=led=10010010。 end behave。END conv_architecture。entity baoshi isport(mh,ml,hh,hl:in std_logic_vector(3 downto 0)。 signal tone : std_logic_vector(10 downto 0)。beginif rising_edge(iclk)thencount1:=count1+1。end process。end if。 ELSE IF t17 THEN clkm=39。 END PROCESS。 end process。 end process。 when 4=tone_index=5。 when 12=tone_index=6。 when 20=tone_index=13。 when 28=tone_index=9。 when 36=tone_index=7。 when 44=tone_index=8。 when 52=tone_index=6。 when 60=tone_index=5。 when 68=tone_index=7。 when 76=tone_index=5。 when 84=tone_index=5。 when 92=tone_index=6。 when 100=tone_index=8。 when 108=tone_index=9。 when 116=tone_index=3。 when 124=tone_index=8。 when 132=tone_index=5。 when others=tone_index=0。 1036 when 5=tone=10010101101。 1668 when 15=tone=11011000000。 else t:=t+1。039。139。039。在此次的數(shù)字鐘設(shè)計(jì)過程中，更進(jìn)一步地熟悉有關(guān)數(shù)字電路的知識(shí)和具體應(yīng)用。故提出改進(jìn)方案為用一個(gè)按鍵控制數(shù)碼管的片選，再用兩個(gè)按鍵控制計(jì)數(shù)的加減。對于我以后的工作和學(xué)習(xí)都是一種巨大的幫助，感謝他耐心的輔導(dǎo)。而這些進(jìn)步都離不開老師和同學(xué)的幫助。本設(shè)計(jì)是采用硬件描述語言和FPGA芯片相結(jié)合進(jìn)行的數(shù)字鐘的研究，從中可以看出EDA技術(shù)的發(fā)展在一定程度上實(shí)現(xiàn)了硬件設(shè)計(jì)的軟件化。并能根據(jù)仿真結(jié)果分析設(shè)計(jì)的存在的問題和缺陷，從而進(jìn)行程序的調(diào)試和完善。 end process。 if(tone2047) then s=not s。139。if mh=0101 and ml=1001 and(t=117 or t=115 or t=113 or t=111) then c=39。 others:no output end case。 1290 when 7=tone=10101011100。 end if。 when 134=tone_index=5。 when 126=tone_index=5。 when 118=tone_index=3。 when 110=tone_index=9。 when 102=tone_index=9。 when 94=tone_index=6。 when 86=tone_index=5。 when 78=tone_index=5。 when 70=tone_index=9。 when 62=tone_index=0。 when 54=tone_index=6。 when 46=tone_index=9。 when 38=tone_index=6。 when 30=tone_index=0。 when 22=tone_index=10。 when 14=tone_index=5。 when 6=tone_index=5。event and clk10=39。event and clk10=39。event and clkm=39。 ELSE clkm=39。end process。beginif rising_edge(clk) thencount:=count+1。139。 signal tone_index : integer range 0 to 15。sig500,sig1k:out std_logic。即將至整點(diǎn)時(shí)，前四秒低音，最后一秒高音。模塊元件如下：圖413譯碼顯示強(qiáng)制轉(zhuǎn)換模塊元件程序如下：LIBRARY ieee。 when 0111=led=11111000。 BEGIN process (clk)begin sel=addr。4譯碼顯示模塊該模塊完成對計(jì)數(shù)器編碼信息的譯碼工作，驅(qū)動(dòng)數(shù)碼管顯示相應(yīng)的數(shù)字。 else flag=39。elsif rising_edge(clk_1s) then if count=2 then flag=39。039。ENTITY hh IS PORT ( clk_1s : IN STD_LOGIC。end process k1。 addr_1s=CONV_STD_LOGIC_VECTOR(count,4)。 else os=39。 then count:=CONV_INTEGER(iset_addr)。 flag : IN STD_LOGIC。（3）小時(shí)低位計(jì)數(shù)模塊該模塊框圖如圖410所示。039。039。ENTITY ml IS PORT ( clk_1s : IN STD_LOGIC。end if。ARCHITECTURE sec_architecture OF second ISBEGINk1:process(clk_1s)variable count:integer range 0 to 100:=0。說明：當(dāng)flag為高電平時(shí)，即小時(shí)高位為2，小時(shí)低位只能在0到3之間變動(dòng)；當(dāng)flag為低電平時(shí)，即小時(shí)高位為1，小時(shí)低位可以在0到9之間變動(dòng)。 end if。