【正文】 (二 ) 頻率測量電路的系統(tǒng)集成 把一個 應用系統(tǒng)分解成一系列功能模塊可以降低設計難度，也容易實現(xiàn)多人合作。在優(yōu)化技術選擇欄“ Optimization Technique”中選擇速度優(yōu)先“ Speed”。僅僅通過一臺PC機、一片 Altera的 FPGA以及一根 JTAG下載電纜，軟件開發(fā)人員就能夠往 NiosⅡ 處理器系統(tǒng)寫入程序以及和 NiosⅡ 處理器系統(tǒng)進行通信。如果不做前面的代碼消減優(yōu)化，產(chǎn)生的代碼量要比這大好幾倍，甚至超過 甚至超出 32KB 使得編譯無法 通過。在 NiosⅡ IDE 中 System Library 屬性打開“ ModelSim only,no hardware support”按鈕，這樣在編譯軟件時才會生成代碼相關的存儲器初始化文件，以加速仿真。對測量數(shù)據(jù)的處理，以及由此產(chǎn)生的系統(tǒng)工作狀態(tài)需要算術運算和邏輯運算的支持，因此使用 NiosⅡ 軟核處理器實現(xiàn)。還應該能做出實物，在 FPGA 上運行，測試所設計的電路是否正確，系統(tǒng)是否合理等。定義計數(shù)使能信號輸入端口 counter_data: out std_logic_vector(26 downto 0) 定義計數(shù)數(shù)據(jù)出處端口 )。)then –判斷計數(shù)器使能信號是否有效 if(counter_clk39。 進程語句結束 end fre_counter。 實體結束語句 architecture fre_controller of fre_controller is 定義結構體 signal state_start,method: std_logic。039。139。產(chǎn)生計數(shù)器使能信號 ready_pulse=39。139。 end if。139。 en_sys=39。139。 with method select 輸出計數(shù)器時鐘信號 counter_clk=pulse when39。139。039。 //定義存儲計數(shù)數(shù)據(jù)的變量 float frequency,period。 //存儲計數(shù)器數(shù)據(jù) if(counter_data1000) { frequency=counter_data*。 if(fc_select==1)。//第二 位 data_seg7c=data_seg7/10000100*data_seg7a10*data_seg7b。amp。//第六位為 0 data_seg7g=0x12。//有效數(shù)字第一位 data_seg7temp=data_seg7%100000。//第四位 data_seg7e=0x79。 else //周期顯示 data_seg7= (unsigned long) period。//計算周期 } else { IOWR_ALTERA_AVALON_PIO_DATA(CONTROL_NIOS_PIO_BASE,0X2)。 //聲明顯示數(shù)據(jù)變量 unsigned char fc_select。139。 with method select—輸出計數(shù)器使能信號 counter_en=en_pulse when39。, sys_clk when39。039。 產(chǎn)生計數(shù)器使能信號 ready_sys=39。139。 process(pulse,state_start,method) 定時法工作進程 begin 開始進程 if(state_start=39。139。 if(gate_20ms999999)then 產(chǎn)生 20ms 閘門信號 gate_20ms=gate_20ms+1。event and sys_clk=39。 狀態(tài)清零 gate_20ms=0。定義狀態(tài)信號 signal clean_pulse,en_pulse,ready_pulse: std_logic。 打開 ieee 庫 use 。139。 實體結束語句 architecture fre_counter of fre_counter is 定義結構體 begin 開始電路描述 process(counter_clk,counter_clean,counter_en)—計數(shù)進程 variable counter:std_logic_vector(26 downto 0)。很快就要去另外一個學習學習了，以后一定會更加努力地去學習，提高自 己的動手實踐能力，將來給老師們和學校增光添彩！ 24 參考文獻 [1]鄭亞民，董曉舟 .VHDL 與 VerilogHDL 比較學習及建模指導 [M].北京：國防工業(yè)出版社， 2021. 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[10]劉明章 .基于 FPGA 的嵌入式系統(tǒng)設計 [M].北京：國防工業(yè)出版社， 2021. 25 附 錄 (一 ) 計數(shù)器電路的 VHDL 語言代碼 library ieee。 頻率測量系統(tǒng)的設計使我從中學會了如何把 NiosⅡ 軟核處理器用于應用系統(tǒng)的方法， NiosⅡ軟核處理器系統(tǒng)設計的完整過程，即創(chuàng)建 QuartusⅡ工程、創(chuàng)建原理圖輸入文件、利用 SOPC Builder 工具配置 NiosⅡ軟 核處理器系統(tǒng)、在QuartusⅡ環(huán)境下通過編譯產(chǎn)生支持 C語言文件的硬件電路基礎、創(chuàng)建 NiosⅡ IDE 23 工程、創(chuàng)建 C 語言程序文件、在 NiosⅡ IDE 環(huán)境下編譯 C 語言文件產(chǎn)生用于程序存儲器初始化的可執(zhí)行代碼、再次在 QuartusⅡ環(huán)境下通過編譯獲得初始化程序存儲器的文件、配置 FPGA 芯片。用 ModelSim 做NiosⅡ 的仿真時，只能看到波形的變化，不能顯示具體的字符，仿真效 果不能像硬件電路仿真一樣明顯。優(yōu)化的目的就是刪除一些不使用的驅動程序從而減小代碼量。以下為本設計的 NiosⅡ 軟核處理器系統(tǒng)的軟件開發(fā)過程 : 1. 創(chuàng)建一個 NiosⅡ IDE 工程 打開 NiosⅡ IDE 新 建工程， 工程名為 Fre_NiosⅡ ,并選擇已生成的目標硬件電路 ,如圖 614 所示： 圖 614 新建 Blank Project 工程模板 18 2. 新建源文件，編寫代碼 圖 615 新建源文件 圖 616在 中編寫代碼 圖 61圖 616 為新建源文件 并進行代碼編寫。 在選用 EP2C35F672C6 作為目標芯片的情況下，對上述原理圖輸入文件進行編譯，結果如圖 613 所示： 圖 613 頻率測量電路原理圖編譯結果 如圖 613 所示，編譯結果顯示，在選用 EP2C35F672C6 作為目標芯片的情況下，所設計的頻率測量電路僅占用了 FPGA 芯片三分之一的邏輯單元，消耗的 84%的 FPGA 芯片內部的嵌入式存儲單元出去一部分用于產(chǎn)生 NiosⅡ軟核處理器外， 17 其余都用來生產(chǎn) 32KB 程序存儲器和 4096B 數(shù)據(jù)存儲器了。利用 QuartusⅡ開發(fā)軟件提供的原理圖輸入方式可以很容易地實現(xiàn)把各個模塊集成在一起的功能。 1. 新建 NiosⅡ 工程 打開 QuartusⅡ軟件，新建工程 fre_nios，然后選擇 Tools|SOPC Builder進入 SOPC Builder。模擬結果的后面為采用定時法進行待測信號的周期測量，計數(shù)器的計數(shù)時鐘信號為系統(tǒng)時鐘信 11 號，這時計數(shù)器使能信號的寬度為一個待測信號周期。有限狀態(tài)機是一種為進行時序邏輯電路設計而創(chuàng)建的專門模型， 這種模型對設計任務順序明確的數(shù)字控制系統(tǒng)非常有用。 9 模擬的計數(shù)時鐘信號（ counter_clk）采用 50MHz 的實際應用最高頻率。 計數(shù)器需要較高的計數(shù)速度，在 Quartus2 窗口中，由菜單“ AssignmentsSettingsAnalysis amp。在計數(shù)使能信號有效時間過后，計數(shù)器停止計數(shù)，保持本次技術循環(huán)的技術數(shù)據(jù)等待 NiosⅡ 軟 核 處 理器系統(tǒng) 計數(shù)器控制模塊 顯示模塊 計數(shù)器模塊 7 NiosⅡ 軟核處理器系統(tǒng)讀取，然后等待下一個計數(shù)循環(huán)的開始。在 20ms 寬的計數(shù)使能信號結束之后，計數(shù)器控制模塊向 NiosⅡ 軟核處理器系統(tǒng)發(fā)送測量數(shù)據(jù)準備好信號。 由于所設計的系統(tǒng)要求能夠顯示待測量數(shù)字信號的頻率和周期，由信號頻率和信號周期的關系式可知，計數(shù)其中的測量數(shù)據(jù)從一種格式轉換為另一種格式將需要進行除法運算。 采用定時法，在計數(shù)觸發(fā)信號采用 50MHz 的 NiosⅡ 軟核處理器系統(tǒng)的時鐘時，如果要求測量數(shù)據(jù)具有 4 位有效數(shù)字那么這時用做計數(shù)控制信號的待測信號的最小周期為 20us,對應待測信號的最高頻率為 50kHz。 在待測信號的頻率范圍較寬的情況下，聯(lián)合使用以上兩種測量方法既可以保證測量精度，又可以加快測量速度。 采用計數(shù)法可以直接獲得待測數(shù)字信號的頻率。 其次， NiosⅡ軟核處理器系統(tǒng)的軟核、可配置特點使得用戶能夠容易地對應用系統(tǒng)的硬件電路 部分進行升級。若為了滿足產(chǎn)品成本的要求，常常又會使設計達不到理想的性能和技術指標。 (二 ) NIOSⅡ軟核處理器 系統(tǒng)結構 圖 21 NiosⅡ處理器系統(tǒng) 如圖 21 所示，為一個典型的 NiosⅡ 處理器系統(tǒng)。在本設計過程中， NiosⅡ軟核處理器系統(tǒng) 采用 SOPC 嵌入式設計方法，分嵌入式硬件和軟件兩部分進行設計。它將傳統(tǒng)的 EDA 技術、計算機系統(tǒng)、嵌入式系統(tǒng)、數(shù)字信號處理技術、數(shù)字通訊系統(tǒng)以及自動控制系統(tǒng)等融為一體，在結構上凝為一片。 畢業(yè)設計（論文） 論文題目： NiosII 軟核處理器設計 研究 ——基于 NiosII 的數(shù)字頻率測量電路系統(tǒng)設計頻率測量電路系統(tǒng)設計 姓 名： 學 號： 學 院： 機電與信息工程學院 專 業(yè)： 電子信息科學與技術 年 級： 2021 級 指導教師： 目 錄 摘 要 ................................................. I Abstract ................................................ I 一、 緒論 .............................................. 1 二、 NiosⅡ軟核處理器的理論知識介紹 ..................... 1 (一 ) NiosⅡ軟核處理器的概述 ........................ 1 (二 ) NiosⅡ軟核處理器系統(tǒng)結構 ...................... 2 (三 ) NiosⅡ軟核處理器的三種內核的比較 .............. 2 (四 ) 使用 NiosⅡ軟核處理器的優(yōu)勢 .................... 3 1. 提供合理的性能 ...............................