【正文】 (二 ) 頻率測(cè)量電路的系統(tǒng)集成 把一個(gè) 應(yīng)用系統(tǒng)分解成一系列功能模塊可以降低設(shè)計(jì)難度，也容易實(shí)現(xiàn)多人合作。在優(yōu)化技術(shù)選擇欄“ Optimization Technique”中選擇速度優(yōu)先“ Speed”。僅僅通過一臺(tái)PC機(jī)、一片 Altera的 FPGA以及一根 JTAG下載電纜，軟件開發(fā)人員就能夠往 NiosⅡ 處理器系統(tǒng)寫入程序以及和 NiosⅡ 處理器系統(tǒng)進(jìn)行通信。如果不做前面的代碼消減優(yōu)化，產(chǎn)生的代碼量要比這大好幾倍，甚至超過 甚至超出 32KB 使得編譯無法 通過。在 NiosⅡ IDE 中 System Library 屬性打開“ ModelSim only,no hardware support”按鈕，這樣在編譯軟件時(shí)才會(huì)生成代碼相關(guān)的存儲(chǔ)器初始化文件，以加速仿真。對(duì)測(cè)量數(shù)據(jù)的處理，以及由此產(chǎn)生的系統(tǒng)工作狀態(tài)需要算術(shù)運(yùn)算和邏輯運(yùn)算的支持，因此使用 NiosⅡ 軟核處理器實(shí)現(xiàn)。還應(yīng)該能做出實(shí)物，在 FPGA 上運(yùn)行，測(cè)試所設(shè)計(jì)的電路是否正確，系統(tǒng)是否合理等。定義計(jì)數(shù)使能信號(hào)輸入端口 counter_data: out std_logic_vector(26 downto 0) 定義計(jì)數(shù)數(shù)據(jù)出處端口 )。)then –判斷計(jì)數(shù)器使能信號(hào)是否有效 if(counter_clk39。 進(jìn)程語句結(jié)束 end fre_counter。 實(shí)體結(jié)束語句 architecture fre_controller of fre_controller is 定義結(jié)構(gòu)體 signal state_start,method: std_logic。039。139。產(chǎn)生計(jì)數(shù)器使能信號(hào) ready_pulse=39。139。 end if。139。 en_sys=39。139。 with method select 輸出計(jì)數(shù)器時(shí)鐘信號(hào) counter_clk=pulse when39。139。039。 //定義存儲(chǔ)計(jì)數(shù)數(shù)據(jù)的變量 float frequency,period。 //存儲(chǔ)計(jì)數(shù)器數(shù)據(jù) if(counter_data1000) { frequency=counter_data*。 if(fc_select==1)。//第二 位 data_seg7c=data_seg7/10000100*data_seg7a10*data_seg7b。amp。//第六位為 0 data_seg7g=0x12。//有效數(shù)字第一位 data_seg7temp=data_seg7%100000。//第四位 data_seg7e=0x79。 else //周期顯示 data_seg7= (unsigned long) period。//計(jì)算周期 } else { IOWR_ALTERA_AVALON_PIO_DATA(CONTROL_NIOS_PIO_BASE,0X2)。 //聲明顯示數(shù)據(jù)變量 unsigned char fc_select。139。 with method select—輸出計(jì)數(shù)器使能信號(hào) counter_en=en_pulse when39。, sys_clk when39。039。 產(chǎn)生計(jì)數(shù)器使能信號(hào) ready_sys=39。139。 process(pulse,state_start,method) 定時(shí)法工作進(jìn)程 begin 開始進(jìn)程 if(state_start=39。139。 if(gate_20ms999999)then 產(chǎn)生 20ms 閘門信號(hào) gate_20ms=gate_20ms+1。event and sys_clk=39。 狀態(tài)清零 gate_20ms=0。定義狀態(tài)信號(hào) signal clean_pulse,en_pulse,ready_pulse: std_logic。 打開 ieee 庫 use 。139。 實(shí)體結(jié)束語句 architecture fre_counter of fre_counter is 定義結(jié)構(gòu)體 begin 開始電路描述 process(counter_clk,counter_clean,counter_en)—計(jì)數(shù)進(jìn)程 variable counter:std_logic_vector(26 downto 0)。很快就要去另外一個(gè)學(xué)習(xí)學(xué)習(xí)了，以后一定會(huì)更加努力地去學(xué)習(xí)，提高自 己的動(dòng)手實(shí)踐能力，將來給老師們和學(xué)校增光添彩！ 24 參考文獻(xiàn) [1]鄭亞民，董曉舟 .VHDL 與 VerilogHDL 比較學(xué)習(xí)及建模指導(dǎo) [M].北京：國(guó)防工業(yè)出版社， 2021. [2]潘松，黃繼業(yè) .EDA 技術(shù)使用教程（第二版） .[M].北京：科學(xué)出版社， 2021 [3]郝建國(guó)，倪德克，鄭燕 .基于 NiosⅡ內(nèi)核的 FPGA 電路系統(tǒng)設(shè)計(jì) [M].北京：電子工業(yè)出版社， 2021. [4]周立功 .SOPC 嵌入式系統(tǒng)實(shí)驗(yàn)教程（一） [M].北京：北京航空航天大學(xué)出版社， 2021. [5]Altera Corporation. Nios Ⅱ Processor Reference Handbook ：,2021. [6]李宏偉，袁斯華 .基于 QuartusⅡ的 FPGA/CPLD 設(shè)計(jì) [M].北京：電子工業(yè)出版社， 2021. [7]李蘭英 . SOPC 設(shè)計(jì)原理及應(yīng)用： NiosⅡ嵌入式軟核 [M].北京：北京航空航天大學(xué)出版社， 2021. [8]孫凱 ,程世恒 .NiosⅡ系統(tǒng)開發(fā)設(shè)計(jì)與應(yīng)用實(shí)例 [M].北京：北京航空航天大學(xué)出版社， 2021. [9]蔡偉剛 .NiosⅡ 軟件架構(gòu)解 析 [M].西安：西安電子科技大學(xué)出版社， 2021. [10]劉明章 .基于 FPGA 的嵌入式系統(tǒng)設(shè)計(jì) [M].北京：國(guó)防工業(yè)出版社， 2021. 25 附 錄 (一 ) 計(jì)數(shù)器電路的 VHDL 語言代碼 library ieee。 頻率測(cè)量系統(tǒng)的設(shè)計(jì)使我從中學(xué)會(huì)了如何把 NiosⅡ 軟核處理器用于應(yīng)用系統(tǒng)的方法， NiosⅡ軟核處理器系統(tǒng)設(shè)計(jì)的完整過程，即創(chuàng)建 QuartusⅡ工程、創(chuàng)建原理圖輸入文件、利用 SOPC Builder 工具配置 NiosⅡ軟 核處理器系統(tǒng)、在QuartusⅡ環(huán)境下通過編譯產(chǎn)生支持 C語言文件的硬件電路基礎(chǔ)、創(chuàng)建 NiosⅡ IDE 23 工程、創(chuàng)建 C 語言程序文件、在 NiosⅡ IDE 環(huán)境下編譯 C 語言文件產(chǎn)生用于程序存儲(chǔ)器初始化的可執(zhí)行代碼、再次在 QuartusⅡ環(huán)境下通過編譯獲得初始化程序存儲(chǔ)器的文件、配置 FPGA 芯片。用 ModelSim 做NiosⅡ 的仿真時(shí)，只能看到波形的變化，不能顯示具體的字符，仿真效 果不能像硬件電路仿真一樣明顯。優(yōu)化的目的就是刪除一些不使用的驅(qū)動(dòng)程序從而減小代碼量。以下為本設(shè)計(jì)的 NiosⅡ 軟核處理器系統(tǒng)的軟件開發(fā)過程 : 1. 創(chuàng)建一個(gè) NiosⅡ IDE 工程 打開 NiosⅡ IDE 新 建工程， 工程名為 Fre_NiosⅡ ,并選擇已生成的目標(biāo)硬件電路 ,如圖 614 所示： 圖 614 新建 Blank Project 工程模板 18 2. 新建源文件，編寫代碼 圖 615 新建源文件 圖 616在 中編寫代碼 圖 61圖 616 為新建源文件 并進(jìn)行代碼編寫。 在選用 EP2C35F672C6 作為目標(biāo)芯片的情況下，對(duì)上述原理圖輸入文件進(jìn)行編譯，結(jié)果如圖 613 所示： 圖 613 頻率測(cè)量電路原理圖編譯結(jié)果 如圖 613 所示，編譯結(jié)果顯示，在選用 EP2C35F672C6 作為目標(biāo)芯片的情況下，所設(shè)計(jì)的頻率測(cè)量電路僅占用了 FPGA 芯片三分之一的邏輯單元，消耗的 84%的 FPGA 芯片內(nèi)部的嵌入式存儲(chǔ)單元出去一部分用于產(chǎn)生 NiosⅡ軟核處理器外， 17 其余都用來生產(chǎn) 32KB 程序存儲(chǔ)器和 4096B 數(shù)據(jù)存儲(chǔ)器了。利用 QuartusⅡ開發(fā)軟件提供的原理圖輸入方式可以很容易地實(shí)現(xiàn)把各個(gè)模塊集成在一起的功能。 1. 新建 NiosⅡ 工程 打開 QuartusⅡ軟件，新建工程 fre_nios，然后選擇 Tools|SOPC Builder進(jìn)入 SOPC Builder。模擬結(jié)果的后面為采用定時(shí)法進(jìn)行待測(cè)信號(hào)的周期測(cè)量，計(jì)數(shù)器的計(jì)數(shù)時(shí)鐘信號(hào)為系統(tǒng)時(shí)鐘信 11 號(hào)，這時(shí)計(jì)數(shù)器使能信號(hào)的寬度為一個(gè)待測(cè)信號(hào)周期。有限狀態(tài)機(jī)是一種為進(jìn)行時(shí)序邏輯電路設(shè)計(jì)而創(chuàng)建的專門模型， 這種模型對(duì)設(shè)計(jì)任務(wù)順序明確的數(shù)字控制系統(tǒng)非常有用。 9 模擬的計(jì)數(shù)時(shí)鐘信號(hào)（ counter_clk）采用 50MHz 的實(shí)際應(yīng)用最高頻率。 計(jì)數(shù)器需要較高的計(jì)數(shù)速度，在 Quartus2 窗口中，由菜單“ AssignmentsSettingsAnalysis amp。在計(jì)數(shù)使能信號(hào)有效時(shí)間過后，計(jì)數(shù)器停止計(jì)數(shù)，保持本次技術(shù)循環(huán)的技術(shù)數(shù)據(jù)等待 NiosⅡ 軟 核 處 理器系統(tǒng) 計(jì)數(shù)器控制模塊 顯示模塊 計(jì)數(shù)器模塊 7 NiosⅡ 軟核處理器系統(tǒng)讀取，然后等待下一個(gè)計(jì)數(shù)循環(huán)的開始。在 20ms 寬的計(jì)數(shù)使能信號(hào)結(jié)束之后，計(jì)數(shù)器控制模塊向 NiosⅡ 軟核處理器系統(tǒng)發(fā)送測(cè)量數(shù)據(jù)準(zhǔn)備好信號(hào)。 由于所設(shè)計(jì)的系統(tǒng)要求能夠顯示待測(cè)量數(shù)字信號(hào)的頻率和周期，由信號(hào)頻率和信號(hào)周期的關(guān)系式可知，計(jì)數(shù)其中的測(cè)量數(shù)據(jù)從一種格式轉(zhuǎn)換為另一種格式將需要進(jìn)行除法運(yùn)算。 采用定時(shí)法，在計(jì)數(shù)觸發(fā)信號(hào)采用 50MHz 的 NiosⅡ 軟核處理器系統(tǒng)的時(shí)鐘時(shí)，如果要求測(cè)量數(shù)據(jù)具有 4 位有效數(shù)字那么這時(shí)用做計(jì)數(shù)控制信號(hào)的待測(cè)信號(hào)的最小周期為 20us,對(duì)應(yīng)待測(cè)信號(hào)的最高頻率為 50kHz。 在待測(cè)信號(hào)的頻率范圍較寬的情況下，聯(lián)合使用以上兩種測(cè)量方法既可以保證測(cè)量精度，又可以加快測(cè)量速度。 采用計(jì)數(shù)法可以直接獲得待測(cè)數(shù)字信號(hào)的頻率。 其次， NiosⅡ軟核處理器系統(tǒng)的軟核、可配置特點(diǎn)使得用戶能夠容易地對(duì)應(yīng)用系統(tǒng)的硬件電路 部分進(jìn)行升級(jí)。若為了滿足產(chǎn)品成本的要求，常常又會(huì)使設(shè)計(jì)達(dá)不到理想的性能和技術(shù)指標(biāo)。 (二 ) NIOSⅡ軟核處理器 系統(tǒng)結(jié)構(gòu) 圖 21 NiosⅡ處理器系統(tǒng) 如圖 21 所示，為一個(gè)典型的 NiosⅡ 處理器系統(tǒng)。在本設(shè)計(jì)過程中， NiosⅡ軟核處理器系統(tǒng) 采用 SOPC 嵌入式設(shè)計(jì)方法，分嵌入式硬件和軟件兩部分進(jìn)行設(shè)計(jì)。它將傳統(tǒng)的 EDA 技術(shù)、計(jì)算機(jī)系統(tǒng)、嵌入式系統(tǒng)、數(shù)字信號(hào)處理技術(shù)、數(shù)字通訊系統(tǒng)以及自動(dòng)控制系統(tǒng)等融為一體，在結(jié)構(gòu)上凝為一片。 畢業(yè)設(shè)計(jì)（論文） 論文題目： NiosII 軟核處理器設(shè)計(jì) 研究 ——基于 NiosII 的數(shù)字頻率測(cè)量電路系統(tǒng)設(shè)計(jì)頻率測(cè)量電路系統(tǒng)設(shè)計(jì) 姓 名： 學(xué) 號(hào)： 學(xué) 院： 機(jī)電與信息工程學(xué)院 專 業(yè)： 電子信息科學(xué)與技術(shù) 年 級(jí)： 2021 級(jí) 指導(dǎo)教師： 目 錄 摘 要 ................................................. I Abstract ................................................ I 一、 緒論 .............................................. 1 二、 NiosⅡ軟核處理器的理論知識(shí)介紹 ..................... 1 (一 ) NiosⅡ軟核處理器的概述 ........................ 1 (二 ) NiosⅡ軟核處理器系統(tǒng)結(jié)構(gòu) ...................... 2 (三 ) NiosⅡ軟核處理器的三種內(nèi)核的比較 .............. 2 (四 ) 使用 NiosⅡ軟核處理器的優(yōu)勢(shì) .................... 3 1. 提供合理的性能 ...............................