【正文】 播，僅當(dāng) out1預(yù)充電完畢并使 In2轉(zhuǎn)為0時(shí)， out2才能開(kāi)始預(yù)充電，依此類(lèi)推 存在額外功耗：上拉器件和下拉器件有可能同時(shí)導(dǎo)通 V DD Clk M p Out 1 In 1 1 0 V DD Clk M p Out 2 In 2 In 3 1 0 0 1 0 1 1 0 V DD Clk M p Out n In n 0 1 1 0 90 上的電荷提供一個(gè)電流來(lái)補(bǔ)充始終導(dǎo)通xGCV ??? MK0電荷的釋放上不至于過(guò)多影響弱導(dǎo)通很小xCLW ?? MK/ 多米諾邏輯 電荷保持電路 1 91 加速充電提供附加充電電流導(dǎo)通較大充電時(shí)， ??? MKxx VC不影響放電不提供附加電流不導(dǎo)通較小放電時(shí)， ??? MKxx VC 多米諾邏輯 電荷保持電路 2 92 多米諾邏輯 實(shí)現(xiàn)反相邏輯 :重構(gòu)邏輯 93 多米諾邏輯 實(shí)現(xiàn)反相邏輯 :差分多米諾 A B Me Mp Clk Clk Out = AB A B Mkp Clk Out = AB Mkp Mp 1 0 1 0 on off ? 優(yōu)點(diǎn)：同時(shí)實(shí)現(xiàn)同相和反相邏輯，無(wú)比邏輯 ? 缺點(diǎn)：需要雙軌信號(hào)，動(dòng)態(tài)功耗較大（每個(gè)時(shí)鐘周期必定有一次翻轉(zhuǎn)） AND2/NAND2門(mén) 94 單個(gè)邏輯門(mén) 多個(gè)輸出端 實(shí)現(xiàn)多個(gè)邏輯 用于 F、 G間節(jié)點(diǎn)的預(yù)充電 GFf ??2 多米諾邏輯 多輸出多米諾邏輯 :結(jié)構(gòu) 用于輸出節(jié)點(diǎn)的預(yù)充電 MODL： Multipleoutput domino logic 本電路常用于超前進(jìn)位加法器中 95 多米諾邏輯 多輸出多米諾邏輯 :實(shí)例 ? 每個(gè)內(nèi)部節(jié)點(diǎn)均需預(yù)充電 ? 需被別的邏輯調(diào)用的子邏輯置于PDN下端 ? 求值晶體管數(shù)大大減少 96 多米諾邏輯 組合多米諾邏輯 :實(shí)例 ABCO ?1DEFO ?2GHO ?3GHA B C D E FO ??97 多米諾邏輯 npCMOS:結(jié)構(gòu) In1 In2 PDN In3 Me Mp Clk Clk Out1 In4 PUN In5 Me Mp Clk Clk Out2 (to PDN) 1 ? 1 1 ? 0 0 ? 0 0 ? 1 ?無(wú)串級(jí)問(wèn)題： n塊輸入只允許 0 ? 1翻轉(zhuǎn)， p塊輸入只允許 1 ? 0翻轉(zhuǎn) ?速度較慢：如不增加額外的面積， p塊比 n塊慢 預(yù)充電管 求值控制管 求值控制管 預(yù)放電管 n塊 p塊 nMOS下拉鏈 pMOS上拉鏈 98 V DD ? ? C i 0 A 0 B 0 B 0 ? A 0 V DD ? B 1 ? A 1 V DD ? ? A 1 B 1 C i 1 C i 2 C i 0 C i 0 B 0 A 0 B 0 S 0 A 0 V DD ? ? V DD ? V DD ? ? B 1 C i 1 B 1 ? A 1 A 1 V DD ? S 1 C i 1 多米諾邏輯 npCMOS:實(shí)例 2位全加器 計(jì)算進(jìn)位 計(jì)算和 n塊 n塊 p塊 p塊 99 In1 In2 PDN In3 Me Mp Clk Clk Out1 In4 PUN In5 Me Mp Clk Clk Out2 (to PDN) to other PDN’ s to other PUN’ s 多米諾邏輯 npCMOS:NORA邏輯 若要將 n塊直接連到 n塊，仍需加反相器，如多米諾邏輯一樣 100 ? 定義 ? 單軌邏輯：輸入變量 0或 1，輸出變量 0或 1，單個(gè)出現(xiàn) ? 雙軌邏輯：輸入變量 、 ，輸出變量 、 ，成對(duì)出現(xiàn) ? 舉例（ AND2） ? 單軌邏輯：輸入 a、 b，輸出 a需要加大上拉強(qiáng)度時(shí)，使 M1導(dǎo)通 43 準(zhǔn) nMOS電路 準(zhǔn) nMOS特點(diǎn) ? 優(yōu)點(diǎn) ? 電路簡(jiǎn)單，需要 FET數(shù)少，少占用芯片面積 ? CMOS門(mén)： N個(gè)輸入需要 2N個(gè) FET ? 準(zhǔn) nMOS門(mén)： N個(gè)輸入需要 N+1個(gè) FET ? 適用于版圖面積受限或者扇入很大的特殊場(chǎng)合 ? 缺點(diǎn) ? 低電平 VOL與 pFET和 nFET的尺寸比有關(guān)（有比邏輯） ? 存在靜態(tài)功耗（輸出低電平時(shí)， pFET與 PDN形成導(dǎo)電通道） ? 直流與開(kāi)關(guān)特性非對(duì)稱(chēng) 44 準(zhǔn) nMOS電路 DCVSL:功能 V DD PDN1 Out V DD PDN2 Out A A B B M1 M2 特點(diǎn) ? 輸入與輸出信號(hào)同為雙軌 ? 同時(shí)實(shí)現(xiàn)反相門(mén)和同相門(mén) G N DM1M2||P D N 1M2P D N 2M10M21?????????????????outVoutVVoutoutoutoutDDTpDD關(guān)斷導(dǎo)通導(dǎo)通亦截止）處于高阻態(tài)（截止求值：導(dǎo)通截止，初始：優(yōu)點(diǎn) ? 消除了靜態(tài)功耗 ? 可以實(shí)現(xiàn)全邏輯擺幅 缺點(diǎn) ? 需要雙軌輸入信號(hào) ? 仍為有比邏輯 ? 設(shè)計(jì)復(fù)雜 DCVSL： 差分串聯(lián)電壓開(kāi)關(guān)邏輯 差分串聯(lián)電壓開(kāi)關(guān)邏輯（ Differential Cascode Voltage Switch Logic） 45 準(zhǔn) nMOS電路 DCVSL:ANDNAND BAAB ??46 準(zhǔn) nMOS電路 DCVSL:瞬態(tài)響應(yīng) 0 Time [ns] V o l t a g e [V] A B A B A,B A , B 延時(shí) 321ps 延時(shí) 197ps 為為、為、器件參數(shù)：同樣面積的靜態(tài)與非門(mén)的延時(shí)約為 200ps 47 準(zhǔn) nMOS電路 DCVSL:XORXNOR PDN1和 PDN2的某些 FET可以共用 B A A B B B Out Out 這種公用有利于減少面積 48 準(zhǔn) nMOS電路 差分邏輯的特點(diǎn) ? 優(yōu)點(diǎn) ? 對(duì)于同時(shí)生成正信號(hào)和反信號(hào)而言 , 所需門(mén)的數(shù)量比單端門(mén)少 ? 避免了單端門(mén)實(shí)現(xiàn)同相邏輯時(shí)因增加反相器引起的時(shí)差問(wèn)題 ? 缺點(diǎn) ? 需要布置的導(dǎo)線數(shù)量加倍 , 電路的拓?fù)浣Y(jié)構(gòu)較復(fù)雜 ? 動(dòng)態(tài)功耗較高 單端門(mén) :實(shí)現(xiàn)同相輸出需增加反相器 差分門(mén) :同時(shí)實(shí)現(xiàn)反相輸出和同相輸出 反相器延遲 49 C2MOS電路 時(shí)鐘信號(hào) ))tt（時(shí)鐘反信號(hào)（時(shí)鐘信號(hào)??C2MOS稱(chēng)為時(shí)鐘控制 CMOS 50 版圖 反相器電路為輸出端的為輸入端、成為以均導(dǎo)通、均斷開(kāi)，輸出為高阻態(tài)、與均截止、C M O SD a t aM2M11G N DM2M10fEVfEnDDn ??? ??? C2MOS電路 三態(tài)反相器 線隔開(kāi)常用于將電路與公共總）（高阻高電平低電平三態(tài)電路 ,HiZ10Z?51 C2MOS電路 C2MOS門(mén) :結(jié)構(gòu) pFET靜態(tài)邏輯電路 nFET靜態(tài)邏輯電路 三態(tài)輸出控制 ，與輸入無(wú)關(guān)高阻態(tài)截止，輸出、時(shí)，與輸入有關(guān)靜態(tài)邏輯運(yùn)算的結(jié)果，導(dǎo)通，輸出、時(shí)，ZHiM21M0M21M1???????C2MOS: 時(shí)鐘控制 CMOS電路 52 C2MOS電路 C2MOS門(mén) :電路 使 tr↑ 使 tf↑ 53 C2MOS電路 C2MOS門(mén) :版圖 54 C2MOS電路 C2MOS門(mén) :特點(diǎn) ? 作用 ? 通過(guò)控制邏輯門(mén)的內(nèi)部操作，同步通過(guò)邏輯鏈的數(shù)據(jù)流 ? 缺點(diǎn) ? 高阻態(tài)下，電荷泄漏 →Vout不能永久保持，其保持時(shí)間必須 時(shí)鐘周期 → 時(shí)鐘頻率 ffmin ? Vout衰減的原因：體電荷泄漏、亞閾區(qū)電流、電荷分享等 55 C2MOS電路 體電荷泄漏 (1) npii泄漏電流泄漏電流n F E Tp F E T0)(?????dttdVCiiioutpnout總泄漏電流輸出高電平時(shí)：0)(????dttdVCiiioutnpout總泄漏電流輸出低電平時(shí)：輸出高電平情形 56 C2MOS電路 體電荷泄漏 (2) 性下降關(guān)系電壓隨時(shí)間的變化呈線無(wú)關(guān)，解得與無(wú)關(guān)且與輸出高電平時(shí)，假設(shè)tC IVtVtCtIiV)V(o u tLo u tLo u t?????11)(,0,0)()()(1],[1111xLo u txhxVVICVtVttVV????間為電平所能保持的最長(zhǎng)時(shí)，則邏輯允許的電平范圍為若邏輯。第 6章。第 9章。39。在右邊這個(gè)例子中，一個(gè) nFET導(dǎo)通、一個(gè) nFET截止 73 動(dòng)態(tài) CMOS電路 電荷分享 :NAND2分析 (1) B ? 0 Clk X C L C a C b A Out M p M a V DD M b Clk M e )0,1(), ?BA最壞情形：（DDfo u txo u tDDLXDDo u tVVVtVtVVCQVVV???????最終：之中：初始：)(,)(,0)0(,)0(][][][,TnDDLaDDfo u tTnDDLaDDfTnDDafLDDLaTnDDxTnDDfVVCCVVVVVCCVVVVCVCVCQMVVVVVV???????