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復(fù)旦大學(xué)微電子專業(yè)專用集成電路內(nèi)部電子版教程(完整版)

  

【正文】 System DesignBehavioralamp。 out1:OUT BIT)。 OR:out1=U3(s1,s2)。R仿真器Simulator設(shè)計(jì)單元設(shè)計(jì)庫(kù)Library復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 第二章 ASIC設(shè)計(jì)流程和方法 – Verilog HDL ? 能用于行為描述和結(jié)構(gòu)描述,電路描述同時(shí)可以包含不同層次,且能和混合模式的模型一起進(jìn)行模擬 ? Verilog使用四值邏輯,即 0, l, X和 Z, c) end module 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 第二章 ASIC設(shè)計(jì)流程和方法 – ? RTL (register Transfer Level) 級(jí) ? 門級(jí) (Gate Level) ? 開關(guān)級(jí) (Switch Level) ? 電路級(jí) (Circuit Level) – 4位加法器的結(jié)構(gòu)描述 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 第二章 ASIC設(shè)計(jì)流程和方法 4位加法器的結(jié)構(gòu)描述 module add4(s,c4,ci,a,b)。 add a1 (co[2],s[2],a[2],b[2],c[2])。 input a,b,c。 wire il, i2, i3, i4, i5, i6。 pmos pi (il, vdd, a)。 input a, b, c。 pmospl(i3,vdd,b)。 input a [3:0], b[3:0]。BehavioralAnalysis ,Design,VerificationRTL Model amp。驗(yàn)證系統(tǒng)功能時(shí)不必考慮電路的實(shí)現(xiàn)結(jié) 構(gòu)和實(shí)現(xiàn)方法,這是對(duì)付設(shè)計(jì)復(fù)雜性日益增加的重要技術(shù),目前系統(tǒng)級(jí) DSP模擬商品化軟件有Comdisco, Cossap等,它們的通訊庫(kù)、濾波器庫(kù)等都是系統(tǒng)級(jí)模型庫(kù)成功的例子。 ? 反復(fù)迭代 ? 層次 ? 字寬、位向量和位場(chǎng) ? 串行和并行操作 ? 算術(shù)、邏輯運(yùn)算和比較操作 ? 寄存器的規(guī)定和分配。139。 count_out = next_count AFTER 10ns。 intrinsic_fall: 。 – 布局算法 布局是放置版圖模塊的工作,考慮到以后的布線通常是把連接緊密的模塊依次放置,目的是使整個(gè)版圖的面積和電路的工作周期最小,這就是所謂基于 Timing的布局。 ? 分析電路的直流 (DC)、 交流 (AC)和瞬態(tài)特性(Transient), 例如 :靜態(tài)工作點(diǎn)分析、直流傳輸特性分析、交流小信號(hào)分析、瞬態(tài)分析以及失真、噪聲和直流靈敏度分析 ,其特點(diǎn)為 : 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 第二章 ASIC設(shè)計(jì)流程和方法 ? 根據(jù)電路拓?fù)浣Y(jié)構(gòu),以節(jié)點(diǎn)電壓法為基礎(chǔ),構(gòu)成描述電路特性的代數(shù)一微分方程組 ? 采用數(shù)值積分方式,將描述電路特性的代數(shù)一微分方程轉(zhuǎn)化為非線性代數(shù)方程 ? 以牛頓一萊夫森方法為基礎(chǔ),將非線性代數(shù)方程轉(zhuǎn)化為線性代數(shù)方程 ? 采用稀疏矩陣技術(shù)和高斯消元法、 LV分解法等方法求解線性代數(shù)方程。 ? 采用硬件模擬的特點(diǎn)如下 : – 處理速度比軟件方式耍快得多 – 可將實(shí)現(xiàn)的 “硬件模型”放入實(shí)際電路系統(tǒng)中去進(jìn)行實(shí)時(shí)驗(yàn)證,驗(yàn)證應(yīng)充分得多 – 在 硬件模型 實(shí)現(xiàn)和模擬控制方面采用軟、硬件結(jié)合的方式 。 ? 特性說明 。 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 第二章 ASIC設(shè)計(jì)流程和方法 – ASIC設(shè)計(jì)的綜合因素考慮 : ? ASIC 設(shè)計(jì)要求 ? 軟硬件的折衷 ? ASIC的實(shí)現(xiàn)方式 ? 采用的制造工藝及工藝生產(chǎn)線 (Foundry) ? 測(cè)試 ? 封裝 ? 開發(fā)費(fèi)用和生產(chǎn)成本 ? 市場(chǎng) 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 第二章 ASIC設(shè)計(jì)流程和方法 – ? – 元件模型變化 – 電路元件延遲減小,互連線延遲增大 (50~70%,) – 串?dāng)_和噪聲 – 時(shí)鐘線和電源線的影響 – 功耗和散熱問題 – 鋁線的電遷移造成連線斷裂 – 熱載流子對(duì) ASIC可靠性的影響 – 邏輯與物理的反復(fù)設(shè)計(jì)問題 ( ,次 ,10次 ) 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 第二章 ASIC設(shè)計(jì)流程和方法 – ? – 高層次設(shè)計(jì)規(guī)劃 (Floorplanning) 187。它能比較精確地反映互連延遲、分布特性及 RC特性 187。采用行為級(jí)綜合技術(shù),這種高層次綜合的任務(wù)是實(shí)現(xiàn)從系統(tǒng)級(jí)算法描述到底層結(jié)果級(jí)表示的轉(zhuǎn)換,其核心技術(shù)是調(diào)度和分配。門級(jí)模擬過程變?yōu)橄冗M(jìn)行單位延遲的功能模擬,得到門級(jí)網(wǎng)表,然后使用設(shè)計(jì)規(guī)劃工具估算由于互連線、負(fù)載、輸入信號(hào)變化速率等影響產(chǎn)生的延遲信息,再將它們和網(wǎng)表及功能模型一起模擬,得到門級(jí)功能和時(shí)序結(jié)果 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 第二章 ASIC設(shè)計(jì)流程和方法 187。對(duì)于 VLSI芯片設(shè)計(jì)來說,希望有一種快速的時(shí)序驅(qū)動(dòng) ,性能驅(qū)動(dòng)的布局布線技術(shù),這樣可以在短時(shí)間內(nèi)試探多種布圖的可能性,而且可以將快速預(yù)布局、預(yù)布線得到的結(jié)果反饋給綜合優(yōu)化工具,對(duì)網(wǎng)表和時(shí)序進(jìn)行優(yōu)化,這種技術(shù)也是物理設(shè)計(jì)規(guī)劃工具的基礎(chǔ) 187??傊岣卟紙D質(zhì)量和布通率,滿足時(shí)序要求是布圖的目標(biāo)。首先要建立設(shè)計(jì)重用模塊的系統(tǒng)級(jí)模型及相應(yīng)的模 塊庫(kù),也就是用 VHDL或 Verilog語(yǔ)言編寫行為級(jí)模型,進(jìn)行行為級(jí)驗(yàn)證然后是綜合優(yōu)化,直到物理設(shè)計(jì)和工藝制造,經(jīng)測(cè)試和試用證實(shí)設(shè)計(jì)正確無誤后, 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 第二章 ASIC設(shè)計(jì)流程和方法 187。 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 第二章 ASIC設(shè)計(jì)流程和方法 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 第二章 ASIC設(shè)計(jì)流程和方法 187。 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 第四章 可編程 ASIC ?可編程輸入一輸出塊 I/O提供外部封裝腿與內(nèi)部邏輯塊之間的接口。 – 編程控制是用 SRAM單元去控制傳輸門或多路選擇器,每個(gè)靜態(tài)存儲(chǔ)單元載入配置數(shù)據(jù)中的一位,控制 FPGA邏輯單元陣列中的一個(gè)編程選擇。熔絲技術(shù)用于 PROM, PLD器件中,編程時(shí)把熔絲編程器件的熔絲燒斷。 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 第四章 可編程 ASIC ?浮柵編程技術(shù) – 浮柵編程技術(shù)包括 EPROM、 EEROM及閃速存儲(chǔ)器(Flash Memory)。APEX20K系列也具有 LUT結(jié)構(gòu)。 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 第四章 可編程 ASIC ? 多路選擇器型可編程邏輯單元結(jié)構(gòu) 多路選擇器型可編程邏輯單元結(jié)構(gòu)中基本的構(gòu)成部分是多路選擇器 (Mux), 它是利用多路開關(guān)的特性來形成不同的邏輯功能。以 Altera公司的 MAX系列 CPLD為例,它的宏單元中的邏輯陣列是由可編程寬輸入的與陣列和固定的或門及異或門組成。因此這種 ANDOR陣列結(jié)構(gòu)能夠產(chǎn)生輸入變量的任意組合邏輯。 MAX7000的所有專用輸入, I/0控制和宏單元輸出均饋送到 PIA, PIA把這些信號(hào)送到整個(gè)器件內(nèi)的各個(gè)地方。信號(hào)按一定的規(guī)則通過行通道、列通道在 LAB之間及LAB與 I/O之間傳輸,它們的連線延遲基本也是固定的 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 第四章 可編程 ASIC ? 統(tǒng)計(jì)型互連結(jié)構(gòu) ? 統(tǒng)計(jì)型互連結(jié)構(gòu)的設(shè)計(jì)系統(tǒng),在執(zhí)行相同的功能時(shí)每次給出不同的布線模式。因而這種連線資源的延時(shí)通常是不可預(yù)測(cè)的。圖 () 為 Actel的內(nèi)部可編程連線結(jié)構(gòu)示意圖。這種結(jié)構(gòu)的設(shè)計(jì)系統(tǒng)一般允許設(shè)計(jì)者對(duì)布線作速度或邏輯單元數(shù)目等性能方面的限制性要求。它使得一個(gè) LAB的輸出很方便地與另一個(gè) LAB 的輸入相連。 – 類似 PAL的確定型結(jié)構(gòu), – 類似于門陣列的統(tǒng)計(jì)型結(jié)構(gòu) 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 第四章 可編程 ASIC ? 確定型互連結(jié)構(gòu) 確定型結(jié)構(gòu)提供的互連特性是在實(shí)現(xiàn)相同功能時(shí)每次實(shí)現(xiàn)相同的布線模式。因此這種 ANDOR陣列結(jié)構(gòu)能夠產(chǎn)生輸入變量的任意組合邏輯。當(dāng)置 a為邏輯 1時(shí),多路開關(guān)實(shí)現(xiàn)或的功能, f=s+b。一位全加器有三個(gè)輸入 Ao, Bo和進(jìn)位輸入 Ci。 – 浮柵編程技術(shù)的工藝較復(fù)朵,功耗比較高。 – 反熔絲編程的優(yōu)點(diǎn) : ? 開關(guān)面積小,導(dǎo)通電阻低。通常用一個(gè) PROM或 EPROM器件實(shí)現(xiàn)。 ? 要求 1/0塊能兼容多個(gè)電壓標(biāo)準(zhǔn) 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 第四章 可編程 ASIC ?可編程連線資源提供邏輯功能塊與邏輯功能塊之間及邏輯功能塊與 I/O之間的連線。常用的核心模塊可以有 MPU、 DSP、 A/D、 D/A、 RAM、 ROM、 輸入 /輸出接口以及加法器、乘法器等。因此設(shè)計(jì)工具應(yīng)具有對(duì)重用模塊的建立 ,修改 ,調(diào)用和管理的功能 也應(yīng)具有對(duì)重用模塊和其它方式生成的模塊協(xié)同設(shè)計(jì)和界面格式轉(zhuǎn)換的能力。在設(shè)計(jì)過程中需要硬件與軟件緊密配合,共同完成一定的電路功能,所以也稱為硬軟件協(xié)同設(shè)計(jì) – 設(shè)計(jì)重用方法 (Design Reuse)片上系統(tǒng)的設(shè)計(jì)是極其復(fù)雜的,采用設(shè)計(jì)重用方法是行之有效的。深亞微米的布線設(shè)計(jì)是一重要課題,金屬線的層數(shù)已從二、三層上 升到六層左右。這種技術(shù)通常適用于同步電路的功能驗(yàn)證,但不能作時(shí)序驗(yàn)證。分配是將操作和數(shù)據(jù)賦給相應(yīng)的功能單元和寄存器,其目標(biāo)是便所占用的硬件資源最少。在物理級(jí),將門級(jí)設(shè)計(jì)得到的驅(qū)動(dòng)、延遲信息作一規(guī)劃分析并作為時(shí)序驅(qū)動(dòng)布局布線的約束條件 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 第二章 ASIC設(shè)計(jì)流程和方法 187。 187。 ? 管腳名及管腳類型 。 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 第二章 ASIC設(shè)計(jì)流程和方法 – (Timing Verification)時(shí)序驗(yàn)證過程是為了檢驗(yàn)電路的時(shí)序狀況,確定和分析影響數(shù)字系統(tǒng)時(shí)序的關(guān)鍵路徑 (Critical Path), 找到影響電路速度的因素,進(jìn)一步改進(jìn)。商業(yè)化軟件代表 Starsim – 邏輯模擬 邏輯模擬通常是指門級(jí) (Gate Level)模擬,目的是要驗(yàn)證 ASIC門級(jí)邏輯設(shè)計(jì)的正確性 ? 功能模擬 驗(yàn)證 ASIC邏輯功能的正確性 (單位延時(shí)或 0延時(shí) ? 時(shí)序模擬 同時(shí)考慮器件延遲和連線延遲的功能模擬 ? 故障模擬 故障模擬是為了檢驗(yàn)測(cè)試向量的有效性,為以后的芯片測(cè)試作準(zhǔn)備 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 第二章 ASIC設(shè)計(jì)流程和方法 – 邏輯模擬系統(tǒng) 輸入激勵(lì)邏輯初值特殊條件輸出控制模擬條件模擬計(jì)算結(jié)果輸出模擬算法形成邏輯網(wǎng)絡(luò)模型邏輯圖或網(wǎng)表模擬庫(kù)復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 第二章 ASIC設(shè)計(jì)流程和方法 – 邏輯模擬算法 邏輯模擬算法是根據(jù)輸入激勵(lì)向量和邏輯模型求解電路響應(yīng)的方法 ,算法還應(yīng)包括在計(jì)算前對(duì)電路各元件進(jìn)行排序以及對(duì)各元件輸出值計(jì)算的方法。 – MinCut算法和“熱退火”算法。 fall_resistance: 。 END PROCESS。 WHEN 001 = next_count = O11。 rs: IN STDJLOGIC。 ? 提高了設(shè)計(jì)效率,縮短了 ASIC的開發(fā)周期,降低了產(chǎn)品的開發(fā)成本 ? 設(shè)計(jì)成功的電路或其中的模塊可以放入以后的設(shè)計(jì)中提高了設(shè)計(jì)的再使用率 (Reuse)。Fault Sim.ASIC/FPGA Processamp。 output s [3:0], outpu c4。 pmos p3(, i4, c)。 wire il, i2, i3, i4, en。 pmos p3 (i3, i2, c)。 nmos n2 (i4, vss, b)。 wire x,y,z。 end module 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 module add(co,s,a,b,c)。 input ci。 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 第二章 ASIC設(shè)計(jì)流程和方法 – 行為描述 (算法描述 ) – 舉例 一位全加器 布爾表達(dá)式 : S=ABC+ABC+ACB+ABCCO=AB+AC+BC一位加法器A B C S CO0 0 0 0 00 0 1 1 00 1 0 1 10 1 1 0 11 0 0 1 01 0 1 0 11 1 0 0 11 1 1 1 1ABCSCO復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 第二章 ASIC設(shè)計(jì)流程和方法 – VerilogHDL 描述進(jìn)位算法描述 module carry(co,a,b,c)。 結(jié)構(gòu)描述 1 in1in2selout1復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 第二章 ASIC設(shè)計(jì)流程和方法
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