【正文】 System DesignBehavioralamp。 out1:OUT BIT)。 OR:out1=U3(s1,s2)。R仿真器Simulator設計單元設計庫Library復旦大學專用集成電路與系統(tǒng)實驗室 第二章 ASIC設計流程和方法 – Verilog HDL ? 能用于行為描述和結構描述，電路描述同時可以包含不同層次，且能和混合模式的模型一起進行模擬 ? Verilog使用四值邏輯，即 0， l， X和 Z， c) end module 復旦大學專用集成電路與系統(tǒng)實驗室 第二章 ASIC設計流程和方法 – ? RTL (register Transfer Level) 級 ? 門級 (Gate Level) ? 開關級 (Switch Level) ? 電路級 (Circuit Level) – 4位加法器的結構描述 復旦大學專用集成電路與系統(tǒng)實驗室 第二章 ASIC設計流程和方法 4位加法器的結構描述 module add4(s,c4,ci,a,b)。 add a1 (co[2],s[2],a[2],b[2],c[2])。 input a,b,c。 wire il, i2, i3, i4, i5, i6。 pmos pi (il, vdd, a)。 input a, b, c。 pmospl(i3,vdd,b)。 input a [3:0], b[3:0]。BehavioralAnalysis ,Design,VerificationRTL Model amp。驗證系統(tǒng)功能時不必考慮電路的實現(xiàn)結 構和實現(xiàn)方法，這是對付設計復雜性日益增加的重要技術，目前系統(tǒng)級 DSP模擬商品化軟件有Comdisco， Cossap等，它們的通訊庫、濾波器庫等都是系統(tǒng)級模型庫成功的例子。 ? 反復迭代 ? 層次 ? 字寬、位向量和位場 ? 串行和并行操作 ? 算術、邏輯運算和比較操作 ? 寄存器的規(guī)定和分配。139。 count_out = next_count AFTER 10ns。 intrinsic_fall: 。 – 布局算法 布局是放置版圖模塊的工作，考慮到以后的布線通常是把連接緊密的模塊依次放置，目的是使整個版圖的面積和電路的工作周期最小，這就是所謂基于 Timing的布局。 ? 分析電路的直流 (DC)、 交流 (AC)和瞬態(tài)特性(Transient)， 例如 :靜態(tài)工作點分析、直流傳輸特性分析、交流小信號分析、瞬態(tài)分析以及失真、噪聲和直流靈敏度分析 ,其特點為 : 復旦大學專用集成電路與系統(tǒng)實驗室 第二章 ASIC設計流程和方法 ? 根據電路拓撲結構，以節(jié)點電壓法為基礎，構成描述電路特性的代數一微分方程組 ? 采用數值積分方式，將描述電路特性的代數一微分方程轉化為非線性代數方程 ? 以牛頓一萊夫森方法為基礎，將非線性代數方程轉化為線性代數方程 ? 采用稀疏矩陣技術和高斯消元法、 LV分解法等方法求解線性代數方程。 ? 采用硬件模擬的特點如下 : – 處理速度比軟件方式?？斓枚? – 可將實現(xiàn)的 “硬件模型”放入實際電路系統(tǒng)中去進行實時驗證，驗證應充分得多 – 在 硬件模型 實現(xiàn)和模擬控制方面采用軟、硬件結合的方式 。 ? 特性說明 。 復旦大學專用集成電路與系統(tǒng)實驗室 第二章 ASIC設計流程和方法 – ASIC設計的綜合因素考慮 : ? ASIC 設計要求 ? 軟硬件的折衷 ? ASIC的實現(xiàn)方式 ? 采用的制造工藝及工藝生產線 (Foundry) ? 測試 ? 封裝 ? 開發(fā)費用和生產成本 ? 市場 復旦大學專用集成電路與系統(tǒng)實驗室 第二章 ASIC設計流程和方法 – ? – 元件模型變化 – 電路元件延遲減小，互連線延遲增大 (50~70%,) – 串擾和噪聲 – 時鐘線和電源線的影響 – 功耗和散熱問題 – 鋁線的電遷移造成連線斷裂 – 熱載流子對 ASIC可靠性的影響 – 邏輯與物理的反復設計問題 ( ,次 ,10次 ) 復旦大學專用集成電路與系統(tǒng)實驗室 第二章 ASIC設計流程和方法 – ? – 高層次設計規(guī)劃 (Floorplanning) 187。它能比較精確地反映互連延遲、分布特性及 RC特性 187。采用行為級綜合技術，這種高層次綜合的任務是實現(xiàn)從系統(tǒng)級算法描述到底層結果級表示的轉換，其核心技術是調度和分配。門級模擬過程變?yōu)橄冗M行單位延遲的功能模擬，得到門級網表，然后使用設計規(guī)劃工具估算由于互連線、負載、輸入信號變化速率等影響產生的延遲信息，再將它們和網表及功能模型一起模擬，得到門級功能和時序結果 復旦大學專用集成電路與系統(tǒng)實驗室 第二章 ASIC設計流程和方法 187。對于 VLSI芯片設計來說，希望有一種快速的時序驅動 ,性能驅動的布局布線技術，這樣可以在短時間內試探多種布圖的可能性，而且可以將快速預布局、預布線得到的結果反饋給綜合優(yōu)化工具，對網表和時序進行優(yōu)化，這種技術也是物理設計規(guī)劃工具的基礎 187?？傊岣卟紙D質量和布通率，滿足時序要求是布圖的目標。首先要建立設計重用模塊的系統(tǒng)級模型及相應的模 塊庫，也就是用 VHDL或 Verilog語言編寫行為級模型，進行行為級驗證然后是綜合優(yōu)化，直到物理設計和工藝制造，經測試和試用證實設計正確無誤后， 復旦大學專用集成電路與系統(tǒng)實驗室 第二章 ASIC設計流程和方法 187。 復旦大學專用集成電路與系統(tǒng)實驗室 第二章 ASIC設計流程和方法 復旦大學專用集成電路與系統(tǒng)實驗室 第二章 ASIC設計流程和方法 187。 復旦大學專用集成電路與系統(tǒng)實驗室 第四章 可編程 ASIC ?可編程輸入一輸出塊 I/O提供外部封裝腿與內部邏輯塊之間的接口。 – 編程控制是用 SRAM單元去控制傳輸門或多路選擇器，每個靜態(tài)存儲單元載入配置數據中的一位，控制 FPGA邏輯單元陣列中的一個編程選擇。熔絲技術用于 PROM， PLD器件中，編程時把熔絲編程器件的熔絲燒斷。 復旦大學專用集成電路與系統(tǒng)實驗室 第四章 可編程 ASIC ?浮柵編程技術 – 浮柵編程技術包括 EPROM、 EEROM及閃速存儲器(Flash Memory)。APEX20K系列也具有 LUT結構。 復旦大學專用集成電路與系統(tǒng)實驗室 復旦大學專用集成電路與系統(tǒng)實驗室 第四章 可編程 ASIC ? 多路選擇器型可編程邏輯單元結構 多路選擇器型可編程邏輯單元結構中基本的構成部分是多路選擇器 (Mux)， 它是利用多路開關的特性來形成不同的邏輯功能。以 Altera公司的 MAX系列 CPLD為例，它的宏單元中的邏輯陣列是由可編程寬輸入的與陣列和固定的或門及異或門組成。因此這種 ANDOR陣列結構能夠產生輸入變量的任意組合邏輯。 MAX7000的所有專用輸入， I/0控制和宏單元輸出均饋送到 PIA， PIA把這些信號送到整個器件內的各個地方。信號按一定的規(guī)則通過行通道、列通道在 LAB之間及LAB與 I/O之間傳輸，它們的連線延遲基本也是固定的 復旦大學專用集成電路與系統(tǒng)實驗室 復旦大學專用集成電路與系統(tǒng)實驗室 第四章 可編程 ASIC ? 統(tǒng)計型互連結構 ? 統(tǒng)計型互連結構的設計系統(tǒng)，在執(zhí)行相同的功能時每次給出不同的布線模式。因而這種連線資源的延時通常是不可預測的。圖 () 為 Actel的內部可編程連線結構示意圖。這種結構的設計系統(tǒng)一般允許設計者對布線作速度或邏輯單元數目等性能方面的限制性要求。它使得一個 LAB的輸出很方便地與另一個 LAB 的輸入相連。 – 類似 PAL的確定型結構， – 類似于門陣列的統(tǒng)計型結構 復旦大學專用集成電路與系統(tǒng)實驗室 第四章 可編程 ASIC ? 確定型互連結構 確定型結構提供的互連特性是在實現(xiàn)相同功能時每次實現(xiàn)相同的布線模式。因此這種 ANDOR陣列結構能夠產生輸入變量的任意組合邏輯。當置 a為邏輯 1時，多路開關實現(xiàn)或的功能， f=s+b。一位全加器有三個輸入 Ao， Bo和進位輸入 Ci。 – 浮柵編程技術的工藝較復朵，功耗比較高。 – 反熔絲編程的優(yōu)點 : ? 開關面積小，導通電阻低。通常用一個 PROM或 EPROM器件實現(xiàn)。 ? 要求 1/0塊能兼容多個電壓標準 復旦大學專用集成電路與系統(tǒng)實驗室 第四章 可編程 ASIC ?可編程連線資源提供邏輯功能塊與邏輯功能塊之間及邏輯功能塊與 I/O之間的連線。常用的核心模塊可以有 MPU、 DSP、 A/D、 D/A、 RAM、 ROM、 輸入 /輸出接口以及加法器、乘法器等。因此設計工具應具有對重用模塊的建立 ,修改 ,調用和管理的功能 也應具有對重用模塊和其它方式生成的模塊協(xié)同設計和界面格式轉換的能力。在設計過程中需要硬件與軟件緊密配合，共同完成一定的電路功能，所以也稱為硬軟件協(xié)同設計 – 設計重用方法 (Design Reuse)片上系統(tǒng)的設計是極其復雜的，采用設計重用方法是行之有效的。深亞微米的布線設計是一重要課題，金屬線的層數已從二、三層上 升到六層左右。這種技術通常適用于同步電路的功能驗證，但不能作時序驗證。分配是將操作和數據賦給相應的功能單元和寄存器，其目標是便所占用的硬件資源最少。在物理級，將門級設計得到的驅動、延遲信息作一規(guī)劃分析并作為時序驅動布局布線的約束條件 復旦大學專用集成電路與系統(tǒng)實驗室 第二章 ASIC設計流程和方法 187。 187。 ? 管腳名及管腳類型 。 復旦大學專用集成電路與系統(tǒng)實驗室 復旦大學專用集成電路與系統(tǒng)實驗室 第二章 ASIC設計流程和方法 – (Timing Verification)時序驗證過程是為了檢驗電路的時序狀況，確定和分析影響數字系統(tǒng)時序的關鍵路徑 (Critical Path), 找到影響電路速度的因素，進一步改進。商業(yè)化軟件代表 Starsim – 邏輯模擬 邏輯模擬通常是指門級 (Gate Level)模擬，目的是要驗證 ASIC門級邏輯設計的正確性 ? 功能模擬 驗證 ASIC邏輯功能的正確性 (單位延時或 0延時 ? 時序模擬 同時考慮器件延遲和連線延遲的功能模擬 ? 故障模擬 故障模擬是為了檢驗測試向量的有效性，為以后的芯片測試作準備 復旦大學專用集成電路與系統(tǒng)實驗室 第二章 ASIC設計流程和方法 – 邏輯模擬系統(tǒng) 輸入激勵邏輯初值特殊條件輸出控制模擬條件模擬計算結果輸出模擬算法形成邏輯網絡模型邏輯圖或網表模擬庫復旦大學專用集成電路與系統(tǒng)實驗室 第二章 ASIC設計流程和方法 – 邏輯模擬算法 邏輯模擬算法是根據輸入激勵向量和邏輯模型求解電路響應的方法 ,算法還應包括在計算前對電路各元件進行排序以及對各元件輸出值計算的方法。 – MinCut算法和“熱退火”算法。 fall_resistance: 。 END PROCESS。 WHEN 001 = next_count = O11。 rs: IN STDJLOGIC。 ? 提高了設計效率，縮短了 ASIC的開發(fā)周期，降低了產品的開發(fā)成本 ? 設計成功的電路或其中的模塊可以放入以后的設計中提高了設計的再使用率 (Reuse)。Fault Sim.ASIC/FPGA Processamp。 output s [3:0], outpu c4。 pmos p3(, i4, c)。 wire il, i2, i3, i4, en。 pmos p3 (i3, i2, c)。 nmos n2 (i4, vss, b)。 wire x,y,z。 end module 復旦大學專用集成電路與系統(tǒng)實驗室 module add(co,s,a,b,c)。 input ci。 復旦大學專用集成電路與系統(tǒng)實驗室 第二章 ASIC設計流程和方法 – 行為描述 (算法描述 ) – 舉例 一位全加器 布爾表達式 : S=ABC+ABC+ACB+ABCCO=AB+AC+BC一位加法器A B C S CO0 0 0 0 00 0 1 1 00 1 0 1 10 1 1 0 11 0 0 1 01 0 1 0 11 1 0 0 11 1 1 1 1ABCSCO復旦大學專用集成電路與系統(tǒng)實驗室 第二章 ASIC設計流程和方法 – VerilogHDL 描述進位算法描述 module carry(co,a,b,c)。 結構描述 1 in1in2selout1復旦大學專用集成電路與系統(tǒng)實驗室 第二章 ASIC設計流程和方法