【正文】 C)、 交流 (AC)和瞬態(tài)特性(Transient)， 例如 :靜態(tài)工作點(diǎn)分析、直流傳輸特性分析、交流小信號(hào)分析、瞬態(tài)分析以及失真、噪聲和直流靈敏度分析 ,其特點(diǎn)為 : 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 第二章 ASIC設(shè)計(jì)流程和方法 ? 根據(jù)電路拓?fù)浣Y(jié)構(gòu)，以節(jié)點(diǎn)電壓法為基礎(chǔ)，構(gòu)成描述電路特性的代數(shù)一微分方程組 ? 采用數(shù)值積分方式，將描述電路特性的代數(shù)一微分方程轉(zhuǎn)化為非線性代數(shù)方程 ? 以牛頓一萊夫森方法為基礎(chǔ)，將非線性代數(shù)方程轉(zhuǎn)化為線性代數(shù)方程 ? 采用稀疏矩陣技術(shù)和高斯消元法、 LV分解法等方法求解線性代數(shù)方程。 intrinsic_fall: 。139。驗(yàn)證系統(tǒng)功能時(shí)不必考慮電路的實(shí)現(xiàn)結(jié) 構(gòu)和實(shí)現(xiàn)方法，這是對(duì)付設(shè)計(jì)復(fù)雜性日益增加的重要技術(shù)，目前系統(tǒng)級(jí) DSP模擬商品化軟件有Comdisco， Cossap等，它們的通訊庫(kù)、濾波器庫(kù)等都是系統(tǒng)級(jí)模型庫(kù)成功的例子。 input a [3:0], b[3:0]。 input a, b, c。 wire il, i2, i3, i4, i5, i6。 add a1 (co[2],s[2],a[2],b[2],c[2])。R仿真器Simulator設(shè)計(jì)單元設(shè)計(jì)庫(kù)Library復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 第二章 ASIC設(shè)計(jì)流程和方法 – Verilog HDL ? 能用于行為描述和結(jié)構(gòu)描述，電路描述同時(shí)可以包含不同層次，且能和混合模式的模型一起進(jìn)行模擬 ? Verilog使用四值邏輯，即 0， l， X和 Z， out1:OUT BIT)。 PORT (in1,in2,sel:IN BIT。 結(jié)構(gòu)描述 2 in1in2selout1復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 VHDL 設(shè)計(jì)環(huán)境 VHDL描述VHDL SourceFile分析器VHDLAnalyzer設(shè)計(jì)庫(kù)管理程序LibraryManager綜合器SythesisTool布圖布線器Pamp。 add a1 (co[1],s[1],a[1],b[1],c[0])。 output co。 end module 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 第二章 ASIC設(shè)計(jì)流程和方法 – 開關(guān)級(jí)描述 (2) module carry (co, a, b, c)。 end module 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 第二章 ASIC設(shè)計(jì)流程和方法 ? 物理描述 module add4。 – 系統(tǒng)級(jí)功能驗(yàn)證技術(shù)。 ELSEIF rs= 39。 timing ( ){ intrinsic_rise: 。 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 第二章 ASIC設(shè)計(jì)流程和方法 – 電路級(jí)模擬 (Circuit Simulation)電路級(jí)分析也就是晶體管級(jí)分析，可以看作是最詳盡和最精確的模仿真技術(shù)電路分析軟件典型的代表是 SPICE和 ASTAP,目前作為軟件商品的實(shí)用版本是 AVANTI 公司的 HSPICE 程序。 ? 芯片功能及用途的簡(jiǎn)要說(shuō)明 。使用預(yù)布局得到的互連線模型替代原來(lái)的連線負(fù)載模型，原來(lái)模型是對(duì)指定工藝庫(kù)單元的扇出和RC樹的統(tǒng)計(jì)模型，它沒(méi)有考慮深亞微米連線的種種影響，而互連模型是使用設(shè)計(jì)規(guī)則工具得到的互連特性模型。精碗的模型可以保證電路功能和時(shí)序的設(shè)計(jì)正確，這是 ASIC設(shè)計(jì)過(guò)程的核心 187。布線還要考慮采用寬線條克服 電遷移問(wèn)題，避免高頻串?dāng)_，以及對(duì)平行線分布電容計(jì)算，對(duì)電源線、時(shí)鐘線也應(yīng)合理分布，以保證時(shí)序要求 187。例如微處理機(jī)中的微程序 ,它們通常以代碼形式放置在 ROM中，這種軟件硬化的 ROM也稱為固件，因此軟件塊一般以 ROM形式出現(xiàn)。對(duì)芯片內(nèi)陣列分布的 SRAM加載不同的配置數(shù)據(jù)，芯片可實(shí)現(xiàn)不同的邏輯功能。由于需求問(wèn)題，Xlinx已放棄反熔絲技術(shù)， Cypress也不采用反熔絲編程元件而要推出基于 SRAM的產(chǎn)品。 ? 如果選用含有四輸入查找表的系列實(shí)現(xiàn)一位分加器，需要用二個(gè)四輸入 16Xl SRAM， 每個(gè)存貯器也只用 1半。我們知道，任意組合邏輯都可以用輸入變量的乘積項(xiàng)之和形式表示出來(lái)。每個(gè) 行連線帶 由上百條行通道組成，每個(gè) 列連線帶 有幾十條列通道。由圖可見(jiàn) ,它的水平互連線是各種長(zhǎng)度的金屬線通過(guò)反熔絲開關(guān)編程連接，垂直通道的互連線是一系列連續(xù)的連線，它的連線路徑也是不確定的，延遲是不可預(yù)測(cè)的。并且通過(guò)固定的開關(guān)數(shù)，使得布線與延遲計(jì)算變得非常簡(jiǎn)單，并且確定。 ? MAX7000系列宏單元由邏輯陣列，乘積項(xiàng) ,選擇矩陣和可編程觸發(fā)器組成 ,可用較少的功能塊來(lái)形成邏輯函數(shù)，這樣可以降低連線的規(guī)模，使連線延遲得到較好的控制 ? 這類結(jié)構(gòu)的缺點(diǎn)是輸入端有效利用率不可能很高，導(dǎo)致芯片面積利用率的降低。有二個(gè)輸出 :和數(shù)輸出 So和進(jìn)位輸出 Co。 ? 不需要附加 PROM或 EPROM， 保密性好。 – 連線資源的延遲特性直接影響芯片的性能。 187。因此首先要支持多層布線，可以進(jìn)行通道式或基于區(qū)域的布線，也可以是二者混合型的。 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 第二章 ASIC設(shè)計(jì)流程和方法 – 模擬技術(shù) 模擬是設(shè)計(jì)的基礎(chǔ)，從行為級(jí)、 RTL級(jí)到門級(jí)，從邏輯功能摸擬、時(shí)序模擬到故障模擬，模擬過(guò)程就是驗(yàn)證的過(guò)程。經(jīng)門級(jí)功能及時(shí)序驗(yàn)證，并生成門級(jí)物理抽象，設(shè)計(jì)規(guī)劃進(jìn) 行更精確的布局探索和各模塊驅(qū)動(dòng)、延遲的分析計(jì)算，并精確地得到關(guān)鍵路徑 的延時(shí)和電路時(shí)序 。 ? 動(dòng)態(tài)時(shí)序模擬 動(dòng)態(tài)時(shí)序模擬是在邏輯模擬同樣的環(huán)境下進(jìn)行的，它與功能模擬的不同之處在于器件模型、模擬算法等方面，動(dòng)態(tài)時(shí)序模擬采用精確時(shí)延的單元模型 ? 靜態(tài)時(shí)序分析 靜態(tài)時(shí)序分析簡(jiǎn)稱為時(shí)序分析，它是一種比較新的時(shí)序驗(yàn)證技術(shù)。 ?布線算法 布線是根據(jù)連接網(wǎng)表對(duì)布局后的模塊進(jìn)行連線，布線器的類型分成通道布線、開關(guān)箱布線和迷宮 (Mage)布線等幾種。 END behav。 count_out: OUT STD_LOGIC_VECTOR(0 TO 2) END counter。Layout DesignPost LayoutVerification(Timing)Chip LayoutDatabaseTopDown Design FlowSpecificationStructuralDesignamp。 pmos p4 (i4, vdd, b)。 pmosp4 (il, vdd, b)。 and g1(x,a,b)。 output[3:0] s。 NAND2:S1=U1(sel,in1)。不會(huì)因工藝變化而使描述無(wú)效。 END twown1。 input a,b,c。 output s,co。 nmos n4 (i5, vss, c)。 nmosn2 (il, vss, b)。 port port a [0] aluminum width=l origin =[0, 25]。 ? 設(shè)計(jì)周期 – 成功率 (Time to Market) – 經(jīng)濟(jì)性 (Profit) – 設(shè)計(jì)效率 (Efficiency) 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 第二章 ASIC設(shè)計(jì)流程和方法 ? 結(jié)構(gòu)設(shè)計(jì) – 層次設(shè)計(jì) ? 從高層到低層 ? 從抽象到具體 ? 利于多人同時(shí)設(shè)計(jì) ? 使設(shè)計(jì)思想清晰 ,設(shè)計(jì)工作簡(jiǎn)化 – 規(guī)則設(shè)計(jì) ? 使一個(gè)電路系統(tǒng)變成大量不同的子模塊 ? 盡可能地將電路劃分成一組相同或相似的模塊 ,盡可能采用規(guī)劃性結(jié)構(gòu)的設(shè)計(jì)，達(dá)到簡(jiǎn)化設(shè)計(jì)的目的。 WHEN 111 = next_count = 110。 } } } } 兩輸入端與非門的綜合庫(kù)描述 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 第二章 ASIC設(shè)計(jì)流程和方法 – 邏輯優(yōu)化 在給定綜合庫(kù)的情況下，對(duì)于邏輯描述所形成的門電路網(wǎng)絡(luò)進(jìn)行優(yōu)化，優(yōu)化的目標(biāo)是根據(jù)電路速度和面積等約束條件進(jìn)行協(xié)調(diào)，簡(jiǎn)化和改善電路的邏輯設(shè)計(jì)優(yōu)化過(guò)程分兩個(gè)階段進(jìn)行，它們是 : ? 與工藝無(wú)關(guān)的邏輯優(yōu)化階段 :運(yùn)用代數(shù)和布爾代數(shù)技術(shù)對(duì)電路進(jìn)行優(yōu)化 (運(yùn)用兩極極小化過(guò)程 ) ? 結(jié)合綜合庫(kù)，與目標(biāo)工藝對(duì)照階段 :根據(jù)制造工藝的要求，將已筒化的邏輯描述轉(zhuǎn)換成綜合庫(kù)耍求的表達(dá)形式，也就是用相應(yīng)的單元符號(hào)，包括標(biāo)準(zhǔn)單元或 FPGA元件符號(hào)以及其它物理實(shí)現(xiàn)的邏輯符號(hào)替代已簡(jiǎn)化的描述 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 第二章 ASIC設(shè)計(jì)流程和方法 – 門級(jí)映射 (Mapping)及門級(jí)網(wǎng)表 利用綜合庫(kù)單元的邏輯功能及定時(shí)信息，進(jìn)行門級(jí)映射并產(chǎn)生門級(jí)網(wǎng)表。 ? 時(shí)間驅(qū)動(dòng) 首先設(shè)定了時(shí)間步長(zhǎng)，每隔一個(gè)時(shí)間步長(zhǎng)就對(duì)電路中的每個(gè)元件的輸出值計(jì)算一遍。 ? 管腳信號(hào)特性的說(shuō)明。例如，根據(jù)電路驅(qū)動(dòng)與負(fù)載情況，調(diào)整緩沖器和驅(qū)動(dòng)單元的大小私布局 。 187。也就是說(shuō)，對(duì)于一些有價(jià)值的模塊或 IP(Intellectual Property)，設(shè)計(jì)一次，可以便用多次。 – CAD技術(shù)發(fā)展概況 ? 計(jì)算機(jī)輔助設(shè)計(jì) (CAD) ? 計(jì)算機(jī)輔助測(cè)試 (CAT) 計(jì)算機(jī)輔助工程 (CAE) ? 計(jì)算機(jī)輔助制造 (CAM) ? 電子設(shè)計(jì)自動(dòng)化 EDA(Electronics Design Automation) 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 第二章 ASIC設(shè)計(jì)流程和方法 ? 電子設(shè)計(jì)自動(dòng)化 EDA(Electronics Design Automation) – 第一代 繪圖及版圖圖形編輯 ,七十年代 IC發(fā)展初期 – 第二代 邏輯模擬和版圖設(shè)計(jì)自動(dòng)化 ,八十年代，集成電路巳從中規(guī)模發(fā)展到大規(guī)模 – 第三代 概念驅(qū)動(dòng)設(shè)計(jì)和 TopDown的設(shè)計(jì)方法 l。每個(gè) SRAM編程點(diǎn)一般需要 67個(gè) NMOS管實(shí)現(xiàn)，因此芯片的面積相對(duì)較大。 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 第四章 可編程 ASIC 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 第四章 可編程 ASIC 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 第四章 可編程 ASIC ? – 可編程邏輯單元是可編程 ASIC的核心，是可編程 ASlC器件實(shí)現(xiàn)各種邏輯功能的基礎(chǔ)，目前可編程 ASIC的邏輯單元結(jié)構(gòu)主要有以下幾類 : – 基于查找表 LUT(LookupTable)的結(jié)構(gòu) – 基于多路選擇器 (MUX)的結(jié)構(gòu) – 基于傳統(tǒng) PLD結(jié)構(gòu)的可編程邏輯單元 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 第四章 可編程 ASIC ?基于查找表型 (LUT)可編程邏輯單元結(jié)構(gòu) 基于查找表型可編程邏輯單元結(jié)構(gòu)的器件，其組合邏輯功能是通過(guò)“查找表”來(lái)實(shí)現(xiàn)的。圖 (4 ? Altera公司器件屬確定型互連結(jié)構(gòu)。 ? 圖 (4 XC3000系列的布線資源有通用連線、直接連線及水平和垂直長(zhǎng)線幾種，它的通用連線在CLB與 CLB或 CLB與 IQB的行列之間，由水平金屬線段和垂直金屬線段組成，通過(guò)開關(guān)矩陣把各線段連在一起。16) 為MAX7000 系列器件的結(jié)構(gòu)示意圖。 它可以完成任何輸 ? 入為二變量的功能、大部分三變量功能及某些四變量功能。目前采用這種結(jié)構(gòu)的產(chǎn)品有 Xlinx的 XC3000，XC4000， XC5000系列及 Spartan系列和 Virtex系列 。T公司的DRCA系列產(chǎn)品等。目前的可編程 ASIC器件中有三種不同類型的基本邏輯單元 ? 基于查找表的邏輯單元結(jié)構(gòu) ? 基于多路選擇器的邏輯單元結(jié)構(gòu)。設(shè)計(jì)重用在概念上是簡(jiǎn)單的，但是實(shí)現(xiàn)起來(lái)也有一定的難度。已經(jīng)實(shí)現(xiàn)了布局布線自動(dòng)化，但由于深亞微米設(shè)計(jì)中又出現(xiàn)了時(shí)序問(wèn)題和設(shè)計(jì)數(shù)據(jù)量巨大的問(wèn)題，顯然采用以前的布圖技術(shù)是無(wú)法解決 : 187。 總之，使布局布線能滿足電路的時(shí)序要求。其中管腳電平 ,應(yīng)指明讀管腳采用的是 TTL或 CMOS或ECL類型的電平，同時(shí)應(yīng)指明電壓最小、最大值范圍。 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 第二章 ASIC設(shè)計(jì)流程和方法 – 模擬結(jié)果分析 ? 2進(jìn)制 ,8進(jìn)制或 16進(jìn)制的數(shù)據(jù)文件 – c r i o – l s n u – k t t – 0 0 0 L – 1 0 0 H – 1 0 0 H ? 波形圖 ? 商業(yè)化軟件 : – Cadence VerilogXL – Aldec 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 第二章 ASIC設(shè)計(jì)流程和方法 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 第二章 ASIC設(shè)計(jì)流程和方法 – RTL級(jí)模擬 ? RTL級(jí)功能模擬是對(duì)于 RTL級(jí)描述進(jìn)行的，電路采用行為描述，激勵(lì)文件也比較簡(jiǎn)潔，而且這些與