【正文】 20220000250000003000000070年代中80年代 90年代 2022年晶體管數(shù)復(fù)旦大學(xué)專用集成電路與系統(tǒng)實驗室 第一章 專用集成電路概述 ? – 設(shè)計過程 ? 制定規(guī)范 (SPEC) ? 系統(tǒng)設(shè)計 (System Design) ? 電路設(shè)計 (Circuit Design) ? 版圖設(shè)計 (Layout Design) – 制造過程 ? 制版 掩膜版制造 (MASK) ? 流片 (Fab) 光刻 ,生長 ,擴(kuò)散 ,摻雜 ,金屬化 ,蒸鋁等產(chǎn)生 Pn結(jié) ,NPN結(jié)構(gòu) ,MOS 電阻 ,電容等 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實驗室 第一章 專用集成電路概述 – 制造過程 ? 測試 (Testing) 以 Spec和 Test Vector 為標(biāo)準(zhǔn)檢測制造出的芯片是否滿足設(shè)計要求 ? 封裝 (Pakaging) – 劃片 (Cutting) – 鍵合 (Wire Bonding) – 包封 (Pakaging) – 形式： DIP, QFP,PLCC,PGA,BGA,FCPGA等 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實驗室 第一章 專用集成電路概述 – 集成電路功能測試示意圖 輸入激勵軟件模擬 實際測試比較/分析測試結(jié)果顯示和統(tǒng)計目標(biāo)值 實測值復(fù)旦大學(xué)專用集成電路與系統(tǒng)實驗室 集成電路設(shè)計過程 SpecificationFunctionDCCharacteristicsACCharacteristicsPackage MapESD EMCSystem DesignBehavioralamp。 ? VHDL支持設(shè)計再利用 (Reuse)方法，支持超大規(guī)模集成電路設(shè)計的分解和組合。 out1:OUT BIT)。 END twown1。 OR:out1=U3(s1,s2)。 NAND2:S2=U2(Sb,in2)。R仿真器Simulator設(shè)計單元設(shè)計庫Library復(fù)旦大學(xué)專用集成電路與系統(tǒng)實驗室 第二章 ASIC設(shè)計流程和方法 – Verilog HDL ? 能用于行為描述和結(jié)構(gòu)描述，電路描述同時可以包含不同層次，且能和混合模式的模型一起進(jìn)行模擬 ? Verilog使用四值邏輯，即 0， l， X和 Z， input a,b,c。c) end module 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實驗室 第二章 ASIC設(shè)計流程和方法 – ? RTL (register Transfer Level) 級 ? 門級 (Gate Level) ? 開關(guān)級 (Switch Level) ? 電路級 (Circuit Level) – 4位加法器的結(jié)構(gòu)描述 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實驗室 第二章 ASIC設(shè)計流程和方法 4位加法器的結(jié)構(gòu)描述 module add4(s,c4,ci,a,b)。 output c4。 add a1 (co[2],s[2],a[2],b[2],c[2])。 output s,co。 input a,b,c。 and g2(y,a,c)。 wire il, i2, i3, i4, i5, i6。 nmos n4 (i5, vss, c)。 pmos pi (il, vdd, a)。 pmos p5 (i2, il, c)。 input a, b, c。 nmosn2 (il, vss, b)。 pmospl(i3,vdd,b)。 pmos p5 (i4, vdd, a)。 input a [3:0], b[3:0]。 port port a [0] aluminum width=l origin =[0, 25]。BehavioralAnalysis ,Design,VerificationRTL Model amp。PartitionGate Level Design amp。驗證系統(tǒng)功能時不必考慮電路的實現(xiàn)結(jié) 構(gòu)和實現(xiàn)方法，這是對付設(shè)計復(fù)雜性日益增加的重要技術(shù)，目前系統(tǒng)級 DSP模擬商品化軟件有Comdisco， Cossap等，它們的通訊庫、濾波器庫等都是系統(tǒng)級模型庫成功的例子。 ? 設(shè)計周期 – 成功率 (Time to Market) – 經(jīng)濟(jì)性 (Profit) – 設(shè)計效率 (Efficiency) 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實驗室 第二章 ASIC設(shè)計流程和方法 ? 結(jié)構(gòu)設(shè)計 – 層次設(shè)計 ? 從高層到低層 ? 從抽象到具體 ? 利于多人同時設(shè)計 ? 使設(shè)計思想清晰 ,設(shè)計工作簡化 – 規(guī)則設(shè)計 ? 使一個電路系統(tǒng)變成大量不同的子模塊 ? 盡可能地將電路劃分成一組相同或相似的模塊 ,盡可能采用規(guī)劃性結(jié)構(gòu)的設(shè)計，達(dá)到簡化設(shè)計的目的。 ? 反復(fù)迭代 ? 層次 ? 字寬、位向量和位場 ? 串行和并行操作 ? 算術(shù)、邏輯運(yùn)算和比較操作 ? 寄存器的規(guī)定和分配。 ARCHITECTURE behav OF counter IS signal next_count: STD_LOGIC_VECTOR( 2 DOWNTO 0) BEGIN IF rs= 39。139。 WHEN 111 = next_count = 110。 count_out = next_count AFTER 10ns。 六位約翰遜計數(shù)器 VHDL描述 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實驗室 第二章 ASIC設(shè)計流程和方法 – 約束條件 (Constrain)芯片面積 (Area),延時(Delay),功耗 (Power Consumption)和可測性(Testbility)等 – 屬性描述 規(guī)定電路的負(fù)載數(shù)或驅(qū)動能力(Load),輸入信號定時 (Timing), 實際上也是Constrain. – 綜合庫 (Synthesis Library)包含可綜合單元的全部信息 邏輯功能 (Function),定時關(guān)系(Timing),輸入的負(fù)載數(shù) (Capacitance), 輸出扇出數(shù) (Load),單元的面積 (Area) 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實驗室 LIBRARY ( ABC ) { CELL ( and2 ) { area: 5 pin (al, a2){ direction: input。 intrinsic_fall: 。 } } } } 兩輸入端與非門的綜合庫描述 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實驗室 第二章 ASIC設(shè)計流程和方法 – 邏輯優(yōu)化 在給定綜合庫的情況下，對于邏輯描述所形成的門電路網(wǎng)絡(luò)進(jìn)行優(yōu)化，優(yōu)化的目標(biāo)是根據(jù)電路速度和面積等約束條件進(jìn)行協(xié)調(diào)，簡化和改善電路的邏輯設(shè)計優(yōu)化過程分兩個階段進(jìn)行，它們是 : ? 與工藝無關(guān)的邏輯優(yōu)化階段 :運(yùn)用代數(shù)和布爾代數(shù)技術(shù)對電路進(jìn)行優(yōu)化 (運(yùn)用兩極極小化過程 ) ? 結(jié)合綜合庫，與目標(biāo)工藝對照階段 :根據(jù)制造工藝的要求，將已筒化的邏輯描述轉(zhuǎn)換成綜合庫耍求的表達(dá)形式，也就是用相應(yīng)的單元符號，包括標(biāo)準(zhǔn)單元或 FPGA元件符號以及其它物理實現(xiàn)的邏輯符號替代已簡化的描述 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實驗室 第二章 ASIC設(shè)計流程和方法 – 門級映射 (Mapping)及門級網(wǎng)表 利用綜合庫單元的邏輯功能及定時信息，進(jìn)行門級映射并產(chǎn)生門級網(wǎng)表。 – 布局算法 布局是放置版圖模塊的工作，考慮到以后的布線通常是把連接緊密的模塊依次放置，目的是使整個版圖的面積和電路的工作周期最小，這就是所謂基于 Timing的布局。 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實驗室 第二章 ASIC設(shè)計流程和方法 ? 可以將高級的行為描述轉(zhuǎn)換成低一級的結(jié)構(gòu)性的功能快，也可變?yōu)楣┠M和生成版圖用的數(shù)據(jù)格式，一旦確定了電路體系結(jié)構(gòu)，硅編譯器就可以提供制造這個電路所需的版圖。 ? 分析電路的直流 (DC)、 交流 (AC)和瞬態(tài)特性(Transient)， 例如 :靜態(tài)工作點分析、直流傳輸特性分析、交流小信號分析、瞬態(tài)分析以及失真、噪聲和直流靈敏度分析 ,其特點為 : 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實驗室 第二章 ASIC設(shè)計流程和方法 ? 根據(jù)電路拓?fù)浣Y(jié)構(gòu)，以節(jié)點電壓法為基礎(chǔ)，構(gòu)成描述電路特性的代數(shù)一微分方程組 ? 采用數(shù)值積分方式，將描述電路特性的代數(shù)一微分方程轉(zhuǎn)化為非線性代數(shù)方程 ? 以牛頓一萊夫森方法為基礎(chǔ)，將非線性代數(shù)方程轉(zhuǎn)化為線性代數(shù)方程 ? 采用稀疏矩陣技術(shù)和高斯消元法、 LV分解法等方法求解線性代數(shù)方程。 ? 時間驅(qū)動 首先設(shè)定了時間步長，每隔一個時間步長就對電路中的每個元件的輸出值計算一遍。 ? 采用硬件模擬的特點如下 : – 處理速度比軟件方式?？斓枚? – 可將實現(xiàn)的 “硬件模型”放入實際電路系統(tǒng)中去進(jìn)行實時驗證，驗證應(yīng)充分得多 – 在 硬件模型 實現(xiàn)和模擬控制方面采用軟、硬件結(jié)合的方式 。時序 分析的基本思想是首先分析、找出影響電路時序的最壞情況 (Worst Case)， 然后驗證此時電路的性能依然能符合定時要求，這樣可以確保在其它任何情況下電路都能正常、可靠地工作。 ? 特性說明 。 ? 管腳信號特性的說明。 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實驗室 第二章 ASIC設(shè)計流程和方法 – ASIC設(shè)計的綜合因素考慮 : ? ASIC 設(shè)計要求 ? 軟硬件的折衷 ? ASIC的實現(xiàn)方式 ? 采用的制造工藝及工藝生產(chǎn)線 (Foundry) ? 測試 ? 封裝 ? 開發(fā)費用和生產(chǎn)成本 ? 市場 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實驗室 第二章 ASIC設(shè)計流程和方法 – ? – 元件模型變化 – 電路元件延遲減小，互連線延遲增大 (50~70%,) – 串?dāng)_和噪聲 – 時鐘線和電源線的影響 – 功耗和散熱問題 – 鋁線的電遷移造成連線斷裂 – 熱載流子對 ASIC可靠性的影響 – 邏輯與物理的反復(fù)設(shè)計問題 ( ,次 ,10次 ) 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實驗室 第二章 ASIC設(shè)計流程和方法 – ? – 高層次設(shè)計規(guī)劃 (Floorplanning) 187。 187。它能比較精確地反映互連延遲、分布特性及 RC特性 187。例如，根據(jù)電路驅(qū)動與負(fù)載情況，調(diào)整緩沖器和驅(qū)動單元的大小私布局 。采用行為級綜合技術(shù)，這種高層次綜合的任務(wù)是實現(xiàn)從系統(tǒng)級算法描述到底層結(jié)果級表示的轉(zhuǎn)換，其核心技術(shù)是調(diào)度和分配。對于深亞微米設(shè)計，設(shè)計的數(shù)據(jù)巨量增加，電路的時序復(fù)雜性等對模擬技術(shù)提出更高的要求。門級模擬過程變?yōu)橄冗M(jìn)行單位延遲的功能模擬，得到門級網(wǎng)表，然后使用設(shè)計規(guī)劃工具估算由于互連線、負(fù)載、輸入信號變化速率等影響產(chǎn)生的延遲信息，再將它們和網(wǎng)表及功能模型一起模擬，得到門級功能和時序結(jié)果 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實驗室 第二章 ASIC設(shè)計流程和方法 187。 187。對于 VLSI芯片設(shè)計來說，希望有一種快速的時序驅(qū)動 ,性能驅(qū)動的布局布線技術(shù)，這樣可以在短時間內(nèi)試探多種布圖的可能性，而且可以將快速預(yù)布局、預(yù)布線得到的結(jié)果反饋給綜合優(yōu)化工具，對網(wǎng)表和時序進(jìn)行優(yōu)化，這種技術(shù)也是物理設(shè)計規(guī)劃工具的基礎(chǔ) 187。通道式布線是一傳統(tǒng)方法，它要求單元排列成行，行與行之間留出互連線通道，通道寬度可以調(diào)節(jié)，以保證 100%約有通率?？傊岣卟紙D質(zhì)量和布通率，滿足時序要求是布圖的目標(biāo)。也就是說，對于一些有價值的模塊或 IP(Intellectual Property)，設(shè)計一次，可以便用多次。首先要建立設(shè)計重用模塊的系統(tǒng)級模型及相應(yīng)的模 塊庫，也就是用 VHDL或 Verilog語言編寫行為級模型，進(jìn)行行為級驗證然后是綜合優(yōu)化，直到物理設(shè)計和工藝制造，經(jīng)測試和試用證實設(shè)計正確無誤后， 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實驗室 第二章 ASIC設(shè)計流程和方法 187。設(shè)計重用的應(yīng)用一般有兩種情況。 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實驗室 第二章 ASIC設(shè)計流程和方法 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實驗室 第二章 ASIC設(shè)計流程和方法 187。 – CAD技術(shù)發(fā)展概況 ? 計算機(jī)輔助設(shè)計 (CAD) ? 計算機(jī)輔助測試 (CAT) 計算機(jī)輔助工程 (CAE) ? 計算機(jī)輔助制造 (CAM) ? 電子設(shè)計自動化 EDA(Electronics Design Automation) 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實驗室 第二章 ASIC設(shè)計流程和方法 ? 電子設(shè)計自動化 EDA(Electronics Design Automation) – 第一代 繪圖及版圖圖形編輯 ,七十年代 IC發(fā)展初期 – 第二代 邏輯模擬和版圖設(shè)計自動化 ,八十年代，集成電路巳從中規(guī)模發(fā)展到大規(guī)模 – 第三代 概念驅(qū)動設(shè)計和 TopDown的設(shè)計方法 l。