【正文】 Xlinx FPGA相同， ActelFPGA器件的布線模式也是不確定的。因而延遲信息也不相同。 PIA好象一個巨大的開關(guān)塊。 ? MAX7000系列宏單元由邏輯陣列，乘積項 ,選擇矩陣和可編程觸發(fā)器組成 ,可用較少的功能塊來形成邏輯函數(shù)，這樣可以降低連線的規(guī)模，使連線延遲得到較好的控制 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 第四章 可編程 ASIC ? – 從互連特性上可將可編程邏輯器件結(jié)構(gòu)分為兩大類。我們知道，任意組合邏輯都可以用輸入變量的乘積項之和形式表示出來。 ? 例如具有選擇輸入 s和輸入信號 a和 b的多路開關(guān)，輸出的 f=sa+sb,當(dāng)置 b為邏輯零時，多路開關(guān)實(shí)現(xiàn)與的功能 :f=sa。 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 第四章 可編程 ASIC ? 例子 :用查找表結(jié)構(gòu)實(shí)現(xiàn)一位全加器的方法。 這三種存儲器都是用懸浮柵存儲電荷的方法來保存編程數(shù)據(jù)的，因此在斷電時，存儲的數(shù)據(jù)不會丟失 – 浮柵編程技術(shù)具有可擦除性，電路可再構(gòu)造，并且可作為非丟失器件，在掉電后仍能保持編程數(shù)據(jù)，不需要外接永久性存儲器。反熔絲技術(shù)則相反，編程前，編程器件呈現(xiàn)十分高的阻抗 (100M?),當(dāng)加上編程電壓時，則建立低電阻 (500?)， 處于永久的導(dǎo)通狀態(tài)，因而是一次性編程的。采用 SRAM編程技術(shù)可以重復(fù)編程，且電路編程構(gòu)造與再構(gòu)造的速度很快 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 第四章 可編程 ASIC 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 第四章 可編程 ASIC ?SRAM編程技術(shù) – 采用 SRAM編程技術(shù)，芯片一旦斷電，SRAM編程數(shù)據(jù)就會丟失，因此使用時需要在 ASIC芯片外附加一個非易失性的存儲器。 I/O的設(shè)計須考慮許多要求 ? 支持輸入、輸出、雙向、集電極開路和三態(tài)輸出模式 ? 與同一生產(chǎn)廠家的其它可編程 ASIC系列芯片接口 ? 可根據(jù)需要選擇高驅(qū)動能力高速或低功耗、低噪聲等等。設(shè)計重用也是深亞微米設(shè)計的主要方法，設(shè)計重用也是對 IP的再使用，通?？梢园言O(shè)計成功的子模塊建成一個核心模塊庫，以便在以后的 ASIC RTL級設(shè)計中調(diào)用。才能把該模塊的行為級模型、 RTL級模型等存人重用模塊庫。 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 第二章 ASIC設(shè)計流程和方法 – 內(nèi)嵌式系統(tǒng)和軟硬件協(xié)同開發(fā)技術(shù) 內(nèi)嵌式式系統(tǒng)是硬件與軟件協(xié)同設(shè)計實(shí)現(xiàn)特定要求的系統(tǒng)，在內(nèi)嵌式系統(tǒng)中，通常包括有微處理器模塊、專用電路模塊以及存放應(yīng)用軟件代碼的 ROM、 RAM等。進(jìn)入深亞微米階段，使用層次化設(shè)計和購買知識產(chǎn)權(quán) (IP)模塊的可能性增多，因此布局布線工具應(yīng)能靈活地處理模塊，能夠把 IP模塊、 第三方廠商提供的模塊和設(shè)計人員自已開放的模塊有機(jī)地組合起來 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 第二章 ASIC設(shè)計流程和方法 187。采用基于時鐘的節(jié)拍式 (CycleBased)模擬技術(shù)，它比傳統(tǒng)使用的事件驅(qū)動技術(shù)?？鞄讉€量級。調(diào)度 (scheduling)是將操作賊給所指定的控制步，在滿足約束條件下使得給定的目標(biāo)函數(shù) (例如控制步數(shù)、硬件資源、延遲和功耗 )最小。使用設(shè)計規(guī)劃工具得到的時序約束和互連線模型去驅(qū)動綜合優(yōu)化過程，由此得到滿足時序要求的綜合結(jié)果。在行為級驗(yàn)證成功，進(jìn)入寄存器傳輸級設(shè)計中生成 RTL模塊的物理抽象，進(jìn)行預(yù)布局，結(jié)合物理特征，得到布局、時序及面積以及互連線信息，由此產(chǎn)生的綜合優(yōu)化的約束條件，便綜合生成的門級時序得到較好的控制 。 – ASIC的封裝及管腳說明 : ? 芯片的封裝說明及封裝圖 。 – 可以省卻編寫激勵文件的工作 。 ? 仿真時間通常與 Nm成比例，這里 N是電路申器件的個數(shù)， m數(shù)值在 12 之間 ? Model 的精度直接影響仿真結(jié)果 (目前較多使用的 MOSFET型 ModelLevel28,Level48,BSIM3等 ) 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 第二章 ASIC設(shè)計流程和方法 ? 八十年代后期以松馳法為基礎(chǔ)的第三代電 路分析程序，是采用迭代法求解電路方程，其最大的優(yōu)點(diǎn)是能夠有效地利用電路中的休眠特性，大大提高了分析的速度和規(guī)模。 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 第二章 ASIC設(shè)計流程和方法 ?布局算法 布局是放置版圖模塊的工作，考慮到以后的布線通常是把連接緊密的模塊依次放置，目的是使整個版圖的面積和電路的工作周期最小，這就是所謂基于 Timing的布局。 rise_resistance: 。 END IF。 AND prisig (clk) THEN CASE count_out ( 0 TO 2 ) IS WHEN 000 = next_count = 001。 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 ENTITY counter IS PORT ( clk: IN STD_LOGIC。 – 邏輯綜合 是行為設(shè)計自動轉(zhuǎn)換到邏輯結(jié)構(gòu)設(shè)計的重要步驟 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 第二章 ASIC設(shè)計流程和方法 – TopDown設(shè)計與 BottomUp設(shè)計相比，具有以下優(yōu)點(diǎn) : ? 設(shè)計從行為到結(jié)構(gòu)再到物理級，每一步部進(jìn)都進(jìn)行驗(yàn)證 ,提高了一次設(shè)計的成功率。VerificationLogic/Test SynthesisGate Level VerificationTiming AnalysisAutomatic Test VectorGen.amp。 input ci。 . pmos p2 (en, i3, a)。 output co。 pmos p2 (i2, il, b)。 nmos nl (i3, i4, a)。 output co。 add a1 (co4,s[3],a[3],b[3],co[2])。 input[3:0] a,b。其中“ X”為不定態(tài)， Z為懸空態(tài) ? 使用的基本數(shù)據(jù)類型是 與 和 寄存器 。 END twown2。 END mux。ArchitecturalRTL Level(VHDL,Verilog)Circiut DesignDesign EntryFunction SimulationTiming SimulationFualt SimulationLayout DesignCellPamp。 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 第二章 ASIC設(shè)計流程和方法 – VHDL設(shè)計描述由五種基本設(shè)計單元組成 ? 設(shè)計實(shí)體說明 (Entity declaration) ? 結(jié)構(gòu)體 (Architecture body) ? 配置說明 (Configuration declaration) ? 集合元說明 (Package dec1aration) ? 集合元 (Package body) 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 第二章 ASIC設(shè)計流程和方法 ENTITY mux IS GENERIC (m:TIME:=2ns)。 AND2:S1=U1(sel,in1)。 END twown3。b)|(aamp。 add a0 (co[0],s[0],a[0],b[0],ci)。 carry c1(co,a,b,c)。 input a, b, c。 nmos n6 (i6, vss, c)。 pmos p7 (co, vdd, i3)。 nmos n4 (i2, vss, b)。 pmos n6 (co, vss, en)。 port ci polysilicon width=l origin =[50, 0]。Verification(DRC,ERC,LVS)GDSII LayoutDataBottomUp Design FlowOkYesModificationNoOkYesNoOkYesNoOkYesNo復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 第二章 ASIC設(shè)計流程和方法 ? 設(shè)計流程 – TopDown設(shè)計 ? TopDown流程在 EDA工具支持下逐步成為 IC主要的設(shè)計方法 ? 從確定電路系統(tǒng)的性能指標(biāo)開始，自系統(tǒng)級、寄存器傳輸級、邏輯級直到物理級逐級細(xì)化并逐級驗(yàn)證其功能和性能 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 第二章 ASIC設(shè)計流程和方法 ? 關(guān)鍵技術(shù) – 首先是需要開發(fā)系統(tǒng)級模型及建立模型庫，這些行為模型與實(shí) 現(xiàn)工藝無關(guān)，僅用于系統(tǒng)級和 RTL級模擬。用倒相器和三態(tài)緩沖器構(gòu)成的單元電路 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 第二章 ASIC設(shè)計流程和方法 ? 設(shè)計協(xié)調(diào) – 模塊信號的標(biāo)準(zhǔn)化 ? 信號輸入的驅(qū)動 ? 輸入信號的寄存 ? 輸出信號的寄存 – 模塊間的連接關(guān)系 ? 串接結(jié)構(gòu) ? 迭代結(jié)構(gòu) ? 條件選擇 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 第二章 ASIC設(shè)計流程和方法 ? – 采用公共時鐘 (同步時序 ) ? 結(jié)構(gòu)清晰 ? 較易驗(yàn)證 ? 可測性好 ? 關(guān)鍵路徑 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 第二章 ASIC設(shè)計流程和方法 ? ? – 對芯片高性能 ,高密度 ,高可靠性 ,設(shè)計周期的要求 – 包含三個層次 ? 行為綜合 ? 邏輯綜合 ? 版圖綜合 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 算法描述編譯功能單元庫編譯中間格式分配控制器綜合 反編譯控制流硬件邏輯數(shù)據(jù)流數(shù)據(jù)通路結(jié)構(gòu)描述文檔管理邏輯綜合復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 VHDL描述邏輯綜合,優(yōu)化綜合庫物理實(shí)現(xiàn)PCB ASIC FPGA邏輯綜合和優(yōu)化過程Logic Synthesis and Logic Optimization復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 第二章 ASIC設(shè)計流程和方法 ? – 綜合過程是將 VHDL描述轉(zhuǎn)換成非優(yōu)化約布爾等式的描述，也就是門級描述，讀轉(zhuǎn)換過程是綜合軟件自動完成的，其過程不受用戶控制。 THEN count_out= 000。 WHEN 100 = next_count = 000。 pin (ol){ direction: al*a2。 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 第二章 ASIC設(shè)計流程和方法 ? 從電路的邏輯結(jié)構(gòu)到集成電路版圖的轉(zhuǎn)換是物理綜合的過程，也稱為版圖綜合，實(shí)際上就是自動布局布線的過程。模擬軟件有許多種，主要的特性是適用范圍、模擬的精度和速度。 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 第二章 ASIC設(shè)計流程和方法 – 模擬結(jié)果分析 ? 2進(jìn)制 ,8進(jìn)制或 16進(jìn)制的數(shù)據(jù)文件 – c r i o – l s n u – k t t – 0 0 0 L – 1 0 0 H – 1 0 0 H ? 波形圖 ? 商業(yè)化軟件 : – Cadence VerilogXL – Aldec 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 第二章 ASIC設(shè)計流程和方法 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 第二章 ASIC設(shè)計流程和方法 – RTL級模擬 ? RTL級功能模擬是對于 RTL級描述進(jìn)行的，電路采用行為描述，激勵文件也比較簡潔，而且這些與實(shí)現(xiàn)的邏輯結(jié)構(gòu)無關(guān)，因此模擬速度快，效率高。但是也正因?yàn)闆]有激勵，使靜態(tài)分析器無從理解電路的功能，以至于會找出實(shí)際不存在的“偽路徑” 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 第二章 ASIC設(shè)計流程和方法 – LVS驗(yàn)證 ( Layout versus Schematic) – (Parameter Extraction,反標(biāo)注(Back Annotation)和后仿真 (Post Layout Simulation) – 設(shè)計規(guī)則檢查 (Design Rule Check)和電學(xué)規(guī)則檢查 (Electrical Rule Check) – 商業(yè)化軟件 ? Cadence Dracula ? Mentor Graphics Calibra ? Avanti Hercules 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 第二章 ASIC設(shè)計流程和方法 – ASIC 的經(jīng)濟(jì)性 – ASIC市場價 =產(chǎn)品成本 /(1利潤比例 %) – ASIC成本 ? 一次性費(fèi)用 (Nonrecurring Costs)(NRE) $10,0001,000,