【正文】 AECHITECTURE twown3 OF mux IS BEGIN NOT:Sb=U0(sel)。 設(shè)計實體說明 in1in2out1sel復(fù)旦大學(xué)專用集成電路與系統(tǒng)實驗室 第二章 ASIC設(shè)計流程和方法 AECHITECTURE twown1 OF mux IS BEGIN IF sel=‘1’ THEN out1=1。RPost Layout SimulationDRC ERC LVSGDSIITest VectorSynthesisNetlist復(fù)旦大學(xué)專用集成電路與系統(tǒng)實驗室 第一章 專用集成電路概述 ? – 摩爾規(guī)律 : 每十八個月 , 集成度增加一倍 ,速度上升一倍 ,器件密度上升一倍 198 9 199 2 199 5 199 8 200 1集成度(萬管)Integr at i o n840 208 0 804 00 1000 2022特征尺寸( um)Feat ure S i ze 典 型 頻 率Spee d (M hz)30 60 100 200 400連線延時W i r eD el ay ( n s / c m) 連線長度W i r eL eng t h(Km ) 硅片直徑( i nc h)W afer D i a met er45 6 68 8 812復(fù)旦大學(xué)專用集成電路與系統(tǒng)實驗室 第一章 專用集成電路概述 – 專用集成電路預(yù)測與發(fā)展 SOC (System on a chip) ? 工藝 (Process)由 , ,即高速 ,低壓 ,低功耗 ? EDA設(shè)計工具與設(shè)計方法必須變革以適應(yīng)深亞微米工藝的發(fā)展 (如 Single Pass , Physical Synthesis 等 ) ? 可編程器件向更高密度 ,更大規(guī)模和更廣泛的領(lǐng)域發(fā)展 (如Mixed Signal ) ? MCM ? Analog 電路 高速 ,高精度 ,低功耗 ,低電壓 ? ASIC產(chǎn)品的發(fā)展動向 – 內(nèi)嵌式系統(tǒng) (Embeded System) (自動控制 , 儀器儀表 ) – 計算機 ,通訊結(jié)合的系統(tǒng)芯片 (Cable Modem, 1G ) – 多媒體芯片 (Mpeg Decoder Encoder, STB , IA ) – 人工智能芯片 – 光集成電路 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實驗室 第二章 ASIC設(shè)計流程和方法 ? 概述 – 設(shè)計過程分 ? 電路設(shè)計 前端設(shè)計 ? 版圖設(shè)計 后端設(shè)計 – 設(shè)計流程 (方法 )分 ? 自底向上 (Bottom Up) ? 自頂向下 (Top Down) – 數(shù)字集成電路設(shè)計 ? 行為方面 ? 結(jié)構(gòu)方面 ? 物理方面 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實驗室 第二章 ASIC設(shè)計流程和方法 ? 概述 – 設(shè)計策略 – 設(shè)計描述 – 自動化設(shè)計的綜合方法 – 設(shè)計驗證方法 – 深亞微米設(shè)計方法和 EAD 工具的發(fā)展 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實驗室 第二章 ASIC設(shè)計流程和方法 ? – 描述方面 ? 行為描述 ? 結(jié)構(gòu)描述 ? 物理描述 – 設(shè)計抽象的層次 ? 系統(tǒng)算法級 ? 寄存器傳輸級 (RTL級 ) ? 邏輯級和電路級 ? 最低層的晶體管級電路 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實驗室 第二章 ASIC設(shè)計流程和方法 ? HDL (Hardware Description Language) – VHDL ? VHDL描述能力強，覆蓋面廣，可用于多種層次的電路描述， ? VHDL的硬件描述與工藝技術(shù)無關(guān)， ? 可讀性好，易于理解 ,國際標(biāo)準(zhǔn) ,具備通用性。 行為描述 Yesnoin1in2out1復(fù)旦大學(xué)專用集成電路與系統(tǒng)實驗室 第二章 ASIC設(shè)計流程和方法 AECHITECTURE twown2 OF mux IS BEGIN NOT:Sb=U0(sel)。 NAND:out1=U3(s1,s2)。 wire 10 co=(aamp。 wire[2:0] co。 sum s1(s,a,b,c)。 and g3(z,b,c) or3 g4(co,x,y,z) end module abacbcco復(fù)旦大學(xué)專用集成電路與系統(tǒng)實驗室 第二章 ASIC設(shè)計流程和方法 – 開關(guān)級描述 (1) module carry (co, a, b, c)。 nmos n5 (i3, i6, a)。 pmos p6 (i3, i2, a)。 nmos n3 (en, il, c)。 pmos p6 (co, vdd, en)。 port b [0] aluminum width=l origin =[0, 75]。VerificationTiming AnalysisFault SimulationLayout Design amp。 ? 適用于設(shè)計的各個階段和層次 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實驗室 規(guī)則性在電路級的體現(xiàn) 。039。 WHEN 110 = next_count = 100。 capacitance: 1。該網(wǎng)表是邏輯綜合和優(yōu)化的結(jié)果，是電路面積和速廢目標(biāo)的體現(xiàn) .門級映射過程是根據(jù)優(yōu)化的布爾描述 ,綜本庫以及用戶的約束條件，得到一個以綜合庫單元為基礎(chǔ)的優(yōu)化網(wǎng)表，該綜合庫單元是與物理實現(xiàn)的工藝參數(shù)緊密結(jié)合的 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實驗室 第二章 ASIC設(shè)計流程和方法 ?EDA市場上著名的邏輯綜合軟件有 Synopsys軟件和 Ambit軟件，作為邏輯綜合軟件應(yīng)諒具有以下功能 : – 支持 RTL級 VHDL或 Verilog HDL,這是最低限度的要求 – 能支持多種目標(biāo)工藝，例如多種 CMOS工藝、 FPGA或其它實現(xiàn)工藝 – 具有自動掃描插入能力 – 滿足 ATPG(測試碼自動生成 )集成的要求 – 支持對超大規(guī)模 ASlC進行自動布局布線的集成要求 – 除了邏輯綜合以外還有測試綜合軟件，這是運用編譯的方法，使邏輯門設(shè)計產(chǎn)生自動測試鏈，以提高電路測試覆蓋率的方法，上述第 3條功能就是為了測試綜合而設(shè)置的。 – 適用于版圖結(jié)構(gòu)規(guī)則的 RAM、 ROM、 PLA和通用的數(shù)據(jù)流等 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實驗室 第二章 ASIC設(shè)計流程和方法 ? (Design Verification) – ? 功能驗證 (Function) ? 時序驗證 (Timing) ? 參數(shù)驗證 (Parameter) – (仿真 ) Simulation – 模擬軟件是用來驗證和預(yù)測電路的特性。 ? 事件驅(qū)動 算法能夠 跟蹤電路的信號活動，僅對輸入信號有變化的元件求值，也就是將模擬 時間分割成離散的時間間隔，在給定的時間里僅對可能引起電路狀態(tài)變 化的那些元件進行模擬，因此它以做到精確定時，且具有較高的性能和 效率。 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實驗室 第二章 ASIC設(shè)計流程和方法 – 靜態(tài)時序分析 ? 約束條件 – max propagation delay (speed) – setup time – hold time – min clock width 典型的時序電路 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實驗室 第二章 ASIC設(shè)計流程和方法 – 動態(tài)與靜態(tài)時序分析比較 ? 動態(tài) :速度慢，對于大規(guī)模電路很難提供完備的激勵，這樣會導(dǎo)致驗證的不充分，因而不易發(fā)現(xiàn)所有的時序錯誤 ? 靜態(tài) :不需要任何激勵信號，因此速度快、驗證充分，它能夠找出電路中所有路徑的時序錯誤。 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實驗室 第二章 ASIC設(shè)計流程和方法 – ASIC的使用說明 : ? 直流規(guī)格 : ? 包括電源電壓、管腳電平和管腳接口特性。在物理級，將門級設(shè)計得到的驅(qū)動、延遲信息作一規(guī)劃分析并作為時序驅(qū)動布局布線的約束條件 。根據(jù)時序要求，減少可能存在的長連線及并行走線，減少時鐘線的影響，生成較優(yōu)的時鐘樹布局。總的來說，近年來模擬技術(shù)有以下幾方面的發(fā)展 : 187。深亞微米電路的時序分析成為設(shè)計的中心問題，靜態(tài)時序分析是解決電路時序問題行之有效的方法 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實驗室 第二章 ASIC設(shè)計流程和方法 – 布圖技術(shù) 布圖技術(shù)是集成電路芯片物理設(shè)計的關(guān)鍵技術(shù)，雖然早在八十年代 。另一種區(qū)域布線是假設(shè)單元布局固定，在確定的區(qū)域內(nèi)完成布線。 187。一種情況是重用模塊包含了行為級模塊和 RTL模塊，也就是事先已經(jīng)把模塊的行為級描述綜合成適合于某一工藝過程的形式，設(shè)計時只需要將 ASlC行為級模型分配成專用工藝過程的 RTL級描述，然后調(diào)用所需的RTL級模塊，一起進行邏輯綜合 .第二種情況是針對某一特定工藝過程，將設(shè)計重用模塊除了硬件塊外還有軟件塊。從八十年代后期 – 第四代 深亞微米設(shè)計技術(shù) 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實驗室 第二章 ASIC設(shè)計流程和方法 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實驗室 第四章 可編程 ASIC ? – 可編程邏輯器件 (programable Logic Device)簡稱 PLD ? 70年代 PROM, PLA, PAL ? 80年代初 GAL Latice 公司 ? 84年 EPLD (CPLD) Altera 公司 ? 85年 FPGA Xilinx 公司 ? 90年代 , , 5~6層布線 ,幾百萬門 , 速度 200MHz,內(nèi)部 RAM, 片內(nèi) DLL,豐 富的布線資源 . 強大的 EDA軟件和 IP 支持 ,朝高速 ,高密度 ,低功耗 ,大容量 方向發(fā)展 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實驗室 第四章 可編程 ASIC ? – 可編程 ASIC (FPGA,CPLD)特點 ? 規(guī)模較大 (幾千門 ~幾百萬門 ) ? 適用于時序 ,組合等各種邏輯電路 ? 大部分具有重復(fù)特性 ? 設(shè)計周期短 ,風(fēng)險小 ,設(shè)計費用低 ? 現(xiàn)場和在系統(tǒng)編程 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實驗室 第四章 可編程 ASIC ? ASIC器件的結(jié)構(gòu) ,資源和分類 ? – 可編程 ASIC器件包含有三種編程資源 : ? 可編程邏輯功能塊 (LOGIC FUNCTION BLOCKS) ? 可編程輸入輸出塊 (I/O BLOCKS) ? 可編程連線資源 (INTERCONECT) 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實驗室 第四章 可編程 ASIC 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實驗室 第四章 可編程 ASIC 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實驗室 第四章 可編程 ASIC ?可編程邏輯功能塊 (LOGIC FUNCTION BLOCKS) – 可編程邏輯塊是 ASIC器件實現(xiàn)邏輯功能的主要部分。習(xí)慣上把編程開關(guān)的實現(xiàn)方法稱為編程技術(shù)。 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實驗室 第四章 可編程 ASIC 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實驗室 第四章 可編程 ASIC – 采用 SRAM 編程技術(shù)時，通常將一定格式的配置數(shù)據(jù)存放于 ASIC芯片外附加的 PROM或EPROM中，在系統(tǒng)加電進行配置時，將配置數(shù)據(jù)加入 ASIC芯片內(nèi)的 SRAM單元中，亦可由微處理器控制，直接將數(shù)據(jù)加載 SRAM單元中 – 目前采用 SRAM編程技術(shù)的 ASIC產(chǎn)品，主要有 XilinxFPGA各個系列， AlteraFLEX各個系列和 APEX系列的產(chǎn)品以及 ATamp。 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實驗室 第四章 可編程 ASIC ?反熔絲 (Antituse)編程技術(shù) – Actel公司的 ACT系列 FPGA采用反熔絲編程技術(shù)。查找表LUT是利用數(shù)字存儲技術(shù)將邏輯功能真值表存儲起來，通過“查表”方式實現(xiàn)邏輯功能 ?查找表型結(jié)構(gòu)的優(yōu)點是可以構(gòu)成相當(dāng)大的邏輯。若選用 XC3000系列可將原來五輸入的 32xl SRAM分成兩個 16x1的存儲器 。13)為 Actl的邏輯模塊 (稱為 LM)。 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實驗室 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實驗室 第四章 可編程 ASIC ? 傳統(tǒng) PLD類型的可編程邏輯單元結(jié)構(gòu) 現(xiàn)今流行的復(fù)雜PLD即 CPLD結(jié)構(gòu)是從傳統(tǒng) PLD結(jié)構(gòu)演變而來的。圖 (417)是 Altera的 FLEX8000系列的結(jié)構(gòu)圖， FLEX8000器件內(nèi)部邏輯單元與 I/O引腳及邏輯單元之間的互連是通過快速通道 (FastTrack)。18)為 XC3000系列的連線結(jié)構(gòu)