【正文】 sum s1(s,a,b,c)。 carry c1(co,a,b,c)。 end module module carry(co,a,b,c)。 input a,b,c。 output co。 wire x,y,z。 and g1(x,a,b)。 and g2(y,a,c)。 and g3(z,b,c) or3 g4(co,x,y,z) end module abacbcco復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 第二章 ASIC設(shè)計(jì)流程和方法 – 開關(guān)級描述 (1) module carry (co, a, b, c)。 input a, b, c。 output co。 wire il, i2, i3, i4, i5, i6。 nmos nl (i3, i4, a)。 nmos n2 (i4, vss, b)。 nmos n3 (i3, i5, b)。 nmos n4 (i5, vss, c)。 nmos n5 (i3, i6, a)。 nmos n6 (i6, vss, c)。 nmos n7 (co, vss, i3)。 pmos pi (il, vdd, a)。 pmos p2 (i2, il, b)。 pmos p3 (i3, i2, c)。 pmosp4 (il, vdd, b)。 pmos p5 (i2, il, c)。 pmos p6 (i3, i2, a)。 pmos p7 (co, vdd, i3)。 end module 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 第二章 ASIC設(shè)計(jì)流程和方法 – 開關(guān)級描述 (2) module carry (co, a, b, c)。 input a, b, c。 output co。 wire il, i2, i3, i4, en。 nmos nl (il, vss, a)。 nmosn2 (il, vss, b)。 nmos n3 (en, il, c)。 nmos n4 (i2, vss, b)。 nmos ns (en, i2, a)。 pmospl(i3,vdd,b)。 . pmos p2 (en, i3, a)。 pmos p3(, i4, c)。 pmos p4 (i4, vdd, b)。 pmos p5 (i4, vdd, a)。 pmos p6 (co, vdd, en)。 pmos n6 (co, vss, en)。 end module 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 第二章 ASIC設(shè)計(jì)流程和方法 ? 物理描述 module add4。 input a [3:0], b[3:0]。 input ci。 output s [3:0], outpu c4。 boundary [0, 0, 100, 400]。 port port a [0] aluminum width=l origin =[0, 25]。 port b [0] aluminum width=l origin =[0, 75]。 port ci polysilicon width=l origin =[50, 0]。 port a [0] aluminum width=l add so origin=[0,0] add a1 origin=[0,100] end module 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 第二章 ASIC設(shè)計(jì)流程和方法 ? 設(shè)計(jì)流程 – bottomUp ? 自底向上 (BottomUp)設(shè)計(jì)是集成電路和 PCB板的傳統(tǒng)設(shè)計(jì)方法 ,該方法盛行于七、八十年 ? 設(shè)計(jì)從邏輯級開始，采用邏輯單元和少數(shù)行為級模塊構(gòu)成層次式模型進(jìn)行層次設(shè)計(jì)，從門級開始逐級向上組成 RTL級模塊，再由若于 RTL模塊構(gòu)成電路系統(tǒng) ? 對于集成度在一萬門以內(nèi)的 ASIC設(shè)計(jì)是行之有效的 ,無法完成十萬門以上的設(shè)計(jì) ? 設(shè)計(jì)效率低、周期長，一次設(shè)計(jì)成功率低 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 System SpecificationArchitectural amp。BehavioralAnalysis ,Design,VerificationRTL Model amp。VerificationLogic/Test SynthesisGate Level VerificationTiming AnalysisAutomatic Test VectorGen.amp。Fault Sim.ASIC/FPGA Processamp。Layout DesignPost LayoutVerification(Timing)Chip LayoutDatabaseTopDown Design FlowSpecificationStructuralDesignamp。PartitionGate Level Design amp。VerificationTiming AnalysisFault SimulationLayout Design amp。Verification(DRC,ERC,LVS)GDSII LayoutDataBottomUp Design FlowOkYesModificationNoOkYesNoOkYesNoOkYesNo復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 第二章 ASIC設(shè)計(jì)流程和方法 ? 設(shè)計(jì)流程 – TopDown設(shè)計(jì) ? TopDown流程在 EDA工具支持下逐步成為 IC主要的設(shè)計(jì)方法 ? 從確定電路系統(tǒng)的性能指標(biāo)開始，自系統(tǒng)級、寄存器傳輸級、邏輯級直到物理級逐級細(xì)化并逐級驗(yàn)證其功能和性能 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 第二章 ASIC設(shè)計(jì)流程和方法 ? 關(guān)鍵技術(shù) – 首先是需要開發(fā)系統(tǒng)級模型及建立模型庫，這些行為模型與實(shí) 現(xiàn)工藝無關(guān)，僅用于系統(tǒng)級和 RTL級模擬。 – 系統(tǒng)級功能驗(yàn)證技術(shù)。驗(yàn)證系統(tǒng)功能時(shí)不必考慮電路的實(shí)現(xiàn)結(jié) 構(gòu)和實(shí)現(xiàn)方法，這是對付設(shè)計(jì)復(fù)雜性日益增加的重要技術(shù)，目前系統(tǒng)級 DSP模擬商品化軟件有Comdisco， Cossap等，它們的通訊庫、濾波器庫等都是系統(tǒng)級模型庫成功的例子。 – 邏輯綜合 是行為設(shè)計(jì)自動轉(zhuǎn)換到邏輯結(jié)構(gòu)設(shè)計(jì)的重要步驟 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 第二章 ASIC設(shè)計(jì)流程和方法 – TopDown設(shè)計(jì)與 BottomUp設(shè)計(jì)相比，具有以下優(yōu)點(diǎn) : ? 設(shè)計(jì)從行為到結(jié)構(gòu)再到物理級，每一步部進(jìn)都進(jìn)行驗(yàn)證 ,提高了一次設(shè)計(jì)的成功率。 ? 提高了設(shè)計(jì)效率，縮短了 ASIC的開發(fā)周期，降低了產(chǎn)品的開發(fā)成本 ? 設(shè)計(jì)成功的電路或其中的模塊可以放入以后的設(shè)計(jì)中提高了設(shè)計(jì)的再使用率 (Reuse)。 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 第二章 ASIC設(shè)計(jì)流程和方法 ? 設(shè)計(jì)策略 ? 概述 – 設(shè)計(jì)參數(shù) ? 電路性能，包括功能、速度，功耗和應(yīng)用特性 ? 芯片尺寸 ? 電路的可測性及測試碼生成的難易性 。 ? 設(shè)計(jì)周期 – 成功率 (Time to Market) – 經(jīng)濟(jì)性 (Profit) – 設(shè)計(jì)效率 (Efficiency) 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 第二章 ASIC設(shè)計(jì)流程和方法 ? 結(jié)構(gòu)設(shè)計(jì) – 層次設(shè)計(jì) ? 從高層到低層 ? 從抽象到具體 ? 利于多人同時(shí)設(shè)計(jì) ? 使設(shè)計(jì)思想清晰 ,設(shè)計(jì)工作簡化 – 規(guī)則設(shè)計(jì) ? 使一個(gè)電路系統(tǒng)變成大量不同的子模塊 ? 盡可能地將電路劃分成一組相同或相似的模塊 ,盡可能采用規(guī)劃性結(jié)構(gòu)的設(shè)計(jì)，達(dá)到簡化設(shè)計(jì)的目的。 ? 適用于設(shè)計(jì)的各個(gè)階段和層次 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 規(guī)則性在電路級的體現(xiàn) 。用倒相器和三態(tài)緩沖器構(gòu)成的單元電路 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 第二章 ASIC設(shè)計(jì)流程和方法 ? 設(shè)計(jì)協(xié)調(diào) – 模塊信號的標(biāo)準(zhǔn)化 ? 信號輸入的驅(qū)動 ? 輸入信號的寄存 ? 輸出信號的寄存 – 模塊間的連接關(guān)系 ? 串接結(jié)構(gòu) ? 迭代結(jié)構(gòu) ? 條件選擇 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 第二章 ASIC設(shè)計(jì)流程和方法 ? – 采用公共時(shí)鐘 (同步時(shí)序 ) ? 結(jié)構(gòu)清晰 ? 較易驗(yàn)證 ? 可測性好 ? 關(guān)鍵路徑 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 第二章 ASIC設(shè)計(jì)流程和方法 ? ? – 對芯片高性能 ,高密度 ,高可靠性 ,設(shè)計(jì)周期的要求 – 包含三個(gè)層次 ? 行為綜合 ? 邏輯綜合 ? 版圖綜合 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 算法描述編譯功能單元庫編譯中間格式分配控制器綜合 反編譯控制流硬件邏輯數(shù)據(jù)流數(shù)據(jù)通路結(jié)構(gòu)描述文檔管理邏輯綜合復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 VHDL描述邏輯綜合,優(yōu)化綜合庫物理實(shí)現(xiàn)PCB ASIC FPGA邏輯綜合和優(yōu)化過程Logic Synthesis and Logic Optimization復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 第二章 ASIC設(shè)計(jì)流程和方法 ? – 綜合過程是將 VHDL描述轉(zhuǎn)換成非優(yōu)化約布爾等式的描述，也就是門級描述，讀轉(zhuǎn)換過程是綜合軟件自動完成的，其過程不受用戶控制。 – RTL級描述 一般使用 HDL硬件描述語言，從描述語句和結(jié)構(gòu)特征來分析可歸納為以下幾種情況 : ? 使用 if thenelse和 case語句來控制流程 。 ? 反復(fù)迭代 ? 層次 ? 字寬、位向量和位場 ? 串行和并行操作 ? 算術(shù)、邏輯運(yùn)算和比較操作 ? 寄存器的規(guī)定和分配。 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 ENTITY counter IS PORT ( clk: IN STD_LOGIC。 rs: IN STDJLOGIC。 count_out: OUT STD_LOGIC_VECTOR(0 TO 2) END counter。 ARCHITECTURE behav OF counter IS signal next_count: STD_LOGIC_VECTOR( 2 DOWNTO 0) BEGIN IF rs= 39。039。 THEN count_out= 000。 ELSEIF rs= 39。139。 AND prisig (clk) THEN CASE count_out ( 0 TO 2 ) IS WHEN 000 = next_count = 001。 WHEN 001 = next_count = O11。 WHEN 011 = next_count = 111。 WHEN 111 = next_count = 110。 WHEN 110 = next_count = 100。 WHEN 100 = next_count = 000。 END CASE。 count_out = next_count AFTER 10ns。 END IF。 END PROCESS。 END behav。 六位約翰遜計(jì)數(shù)器 VHDL描述 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 第二章 ASIC設(shè)計(jì)流程和方法 – 約束條件 (Constrain)芯片面積 (Area),延時(shí)(Delay),功耗 (Power Consumption)和可測性(Testbility)等 – 屬性描述 規(guī)定電路的負(fù)載數(shù)或驅(qū)動能力(Load),輸入信號定時(shí) (Timing), 實(shí)際上也是Constrain. – 綜合庫 (Synthesis Library)包含可綜合單元的全部信息 邏輯功能 (Function),定時(shí)關(guān)系(Timing),輸入的負(fù)載數(shù) (Capacitance), 輸出扇出數(shù) (Load),單元的面積 (Area) 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 LIBRARY ( ABC ) { CELL ( and2 ) { area: 5 pin (al, a2){ direction: input。 capacitance: 1。 pin (ol){ direction: al*a2。 timing ( ){ intrinsic_ri