【文章內容簡介】 se: 。 intrinsic_fall: 。 rise_resistance: 。 fall_resistance: 。 ralated_pin: al, a2。 } } } } 兩輸入端與非門的綜合庫描述 復旦大學專用集成電路與系統(tǒng)實驗室 第二章 ASIC設計流程和方法 – 邏輯優(yōu)化 在給定綜合庫的情況下，對于邏輯描述所形成的門電路網絡進行優(yōu)化，優(yōu)化的目標是根據電路速度和面積等約束條件進行協(xié)調，簡化和改善電路的邏輯設計優(yōu)化過程分兩個階段進行，它們是 : ? 與工藝無關的邏輯優(yōu)化階段 :運用代數和布爾代數技術對電路進行優(yōu)化 (運用兩極極小化過程 ) ? 結合綜合庫，與目標工藝對照階段 :根據制造工藝的要求，將已筒化的邏輯描述轉換成綜合庫耍求的表達形式，也就是用相應的單元符號，包括標準單元或 FPGA元件符號以及其它物理實現的邏輯符號替代已簡化的描述 復旦大學專用集成電路與系統(tǒng)實驗室 第二章 ASIC設計流程和方法 – 門級映射 (Mapping)及門級網表 利用綜合庫單元的邏輯功能及定時信息，進行門級映射并產生門級網表。該網表是邏輯綜合和優(yōu)化的結果，是電路面積和速廢目標的體現 .門級映射過程是根據優(yōu)化的布爾描述 ,綜本庫以及用戶的約束條件，得到一個以綜合庫單元為基礎的優(yōu)化網表，該綜合庫單元是與物理實現的工藝參數緊密結合的 復旦大學專用集成電路與系統(tǒng)實驗室 第二章 ASIC設計流程和方法 ?EDA市場上著名的邏輯綜合軟件有 Synopsys軟件和 Ambit軟件，作為邏輯綜合軟件應諒具有以下功能 : – 支持 RTL級 VHDL或 Verilog HDL,這是最低限度的要求 – 能支持多種目標工藝，例如多種 CMOS工藝、 FPGA或其它實現工藝 – 具有自動掃描插入能力 – 滿足 ATPG(測試碼自動生成 )集成的要求 – 支持對超大規(guī)模 ASlC進行自動布局布線的集成要求 – 除了邏輯綜合以外還有測試綜合軟件，這是運用編譯的方法，使邏輯門設計產生自動測試鏈，以提高電路測試覆蓋率的方法，上述第 3條功能就是為了測試綜合而設置的。 復旦大學專用集成電路與系統(tǒng)實驗室 第二章 ASIC設計流程和方法 ? 從電路的邏輯結構到集成電路版圖的轉換是物理綜合的過程，也稱為版圖綜合，實際上就是自動布局布線的過程。按照設計流程，邏輯設計驗證完畢接著就可以進行自動的版圖設計。 – 布局算法 布局是放置版圖模塊的工作，考慮到以后的布線通常是把連接緊密的模塊依次放置，目的是使整個版圖的面積和電路的工作周期最小，這就是所謂基于 Timing的布局。 復旦大學專用集成電路與系統(tǒng)實驗室 第二章 ASIC設計流程和方法 ?布局算法 布局是放置版圖模塊的工作，考慮到以后的布線通常是把連接緊密的模塊依次放置，目的是使整個版圖的面積和電路的工作周期最小，這就是所謂基于 Timing的布局。 – MinCut算法和“熱退火”算法。 ?布線算法 布線是根據連接網表對布局后的模塊進行連線，布線器的類型分成通道布線、開關箱布線和迷宮 (Mage)布線等幾種。 復旦大學專用集成電路與系統(tǒng)實驗室 第二章 ASIC設計流程和方法 ? 可以將高級的行為描述轉換成低一級的結構性的功能快，也可變?yōu)楣┠M和生成版圖用的數據格式，一旦確定了電路體系結構，硅編譯器就可以提供制造這個電路所需的版圖。 – 適用于版圖結構規(guī)則的 RAM、 ROM、 PLA和通用的數據流等 復旦大學專用集成電路與系統(tǒng)實驗室 第二章 ASIC設計流程和方法 ? (Design Verification) – ? 功能驗證 (Function) ? 時序驗證 (Timing) ? 參數驗證 (Parameter) – (仿真 ) Simulation – 模擬軟件是用來驗證和預測電路的特性。模擬軟件有許多種，主要的特性是適用范圍、模擬的精度和速度。 復旦大學專用集成電路與系統(tǒng)實驗室 第二章 ASIC設計流程和方法 – 電路級模擬 (Circuit Simulation)電路級分析也就是晶體管級分析，可以看作是最詳盡和最精確的模仿真技術電路分析軟件典型的代表是 SPICE和 ASTAP,目前作為軟件商品的實用版本是 AVANTI 公司的 HSPICE 程序。 ? 分析電路的直流 (DC)、 交流 (AC)和瞬態(tài)特性(Transient)， 例如 :靜態(tài)工作點分析、直流傳輸特性分析、交流小信號分析、瞬態(tài)分析以及失真、噪聲和直流靈敏度分析 ,其特點為 : 復旦大學專用集成電路與系統(tǒng)實驗室 第二章 ASIC設計流程和方法 ? 根據電路拓撲結構，以節(jié)點電壓法為基礎，構成描述電路特性的代數一微分方程組 ? 采用數值積分方式，將描述電路特性的代數一微分方程轉化為非線性代數方程 ? 以牛頓一萊夫森方法為基礎，將非線性代數方程轉化為線性代數方程 ? 采用稀疏矩陣技術和高斯消元法、 LV分解法等方法求解線性代數方程。 ? 仿真時間通常與 Nm成比例，這里 N是電路申器件的個數， m數值在 12 之間 ? Model 的精度直接影響仿真結果 (目前較多使用的 MOSFET型 ModelLevel28,Level48,BSIM3等 ) 復旦大學專用集成電路與系統(tǒng)實驗室 復旦大學專用集成電路與系統(tǒng)實驗室 第二章 ASIC設計流程和方法 ? 八十年代后期以松馳法為基礎的第三代電 路分析程序，是采用迭代法求解電路方程，其最大的優(yōu)點是能夠有效地利用電路中的休眠特性，大大提高了分析的速度和規(guī)模。商業(yè)化軟件代表 Starsim – 邏輯模擬 邏輯模擬通常是指門級 (Gate Level)模擬，目的是要驗證 ASIC門級邏輯設計的正確性 ? 功能模擬 驗證 ASIC邏輯功能的正確性 (單位延時或 0延時 ? 時序模擬 同時考慮器件延遲和連線延遲的功能模擬 ? 故障模擬 故障模擬是為了檢驗測試向量的有效性，為以后的芯片測試作準備 復旦大學專用集成電路與系統(tǒng)實驗室 第二章 ASIC設計流程和方法 – 邏輯模擬系統(tǒng) 輸入激勵邏輯初值特殊條件輸出控制模擬條件模擬計算結果輸出模擬算法形成邏輯網絡模型邏輯圖或網表模擬庫復旦大學專用集成電路與系統(tǒng)實驗室 第二章 ASIC設計流程和方法 – 邏輯模擬算法 邏輯模擬算法是根據輸入激勵向量和邏輯模型求解電路響應的方法 ,算法還應包括在計算前對電路各元件進行排序以及對各元件輸出值計算的方法。模擬算算法應遵循的原則 盡量減少計算的次數，同時又保證一定的計算精度，和出發(fā)點。 ? 時間驅動 首先設定了時間步長，每隔一個時間步長就對電路中的每個元件的輸出值計算一遍。 ? 事件驅動 算法能夠 跟蹤電路的信號活動，僅對輸入信號有變化的元件求值，也就是將模擬 時間分割成離散的時間間隔，在給定的時間里僅對可能引起電路狀態(tài)變 化的那些元件進行模擬，因此它以做到精確定時，且具有較高的性能和 效率。 復旦大學專用集成電路與系統(tǒng)實驗室 復旦大學專用集成電路與系統(tǒng)實驗室 第二章 ASIC設計流程和方法 – 模擬結果分析 ? 2進制 ,8進制或 16進制的數據文件 – c r i o – l s n u – k t t – 0 0 0 L – 1 0 0 H – 1 0 0 H ? 波形圖 ? 商業(yè)化軟件 : – Cadence VerilogXL – Aldec 復旦大學專用集成電路與系統(tǒng)實驗室 復旦大學專用集成電路與系統(tǒng)實驗室 復旦大學專用集成電路與系統(tǒng)實驗室 第二章 ASIC設計流程和方法 復旦大學專用集成電路與系統(tǒng)實驗室 第二章 ASIC設計流程和方法 – RTL級模擬 ? RTL級功能模擬是對于 RTL級描述進行的，電路采用行為描述，激勵文件也比較簡潔，而且這些與實現的邏輯結構無關，因此模擬速度快，效率高。 – 硬件模擬 (Quickturn, Aptix) ? 采用軟件模擬的優(yōu)點是靈活，方便，且費用少，但不足之處是速度慢、驗證不充分 (受激勵文件限制 )，書寫激勵文件頗費功夫。 ? 采用硬件模擬的特點如下 : – 處理速度比軟件方式?？斓枚? – 可將實現的 “硬件模型”放入實際電路系統(tǒng)中去進行實時驗證，驗證應充分得多 – 在 硬件模型 實現和模擬控制方面采用軟、硬件結合的方式 。 – 可以省卻編寫激勵文件的工作 。 復旦大學專用集成電路與系統(tǒng)實驗室 復旦大學專用集成電路與系統(tǒng)實驗室 第二章 ASIC設計流程和方法 – (Timing Verification)時序驗證過程是為了檢驗電路的時序狀況，確定和分析影響數字系統(tǒng)時序的關鍵路徑 (Critical Path), 找到影響電路速度的因素，進一步改進。 ? 動態(tài)時序模擬 動態(tài)時序模擬是在邏輯模擬同樣的環(huán)境下進行的，它與功能模擬的不同之處在于器件模型、模擬算法等方面，動態(tài)時序模擬采用精確時延的單元模型 ? 靜態(tài)時序分析 靜態(tài)時序分析簡稱為時序分析，它是一種比較新的時序驗證技術。時序 分析的基本思想是首先分析、找出影響電路時序的最壞情況 (Worst Case)， 然后驗證此時電路的性能依然能符合定時要求，這樣可以確保在其它任何情況下電路都能正常、可靠地工作。 復旦大學專用集成電路與系統(tǒng)實驗室 第二章 ASIC設計流程和方法 – 靜態(tài)時序分析 ? 約束條件 – max propagation delay (speed) – setup time – hold time – min clock width 典型的時序電路 復旦大學專用集成電路與系統(tǒng)實驗室 第二章 ASIC設計流程和方法 – 動態(tài)與靜態(tài)時序分析比較 ? 動態(tài) :速度慢，對于大規(guī)模電路很難提供完備的激勵，這樣會導致驗證的不充分，因而不易發(fā)現所有的時序錯誤 ? 靜態(tài) :不需要任何激勵信號，因此速度快、驗證充分，它能夠找出電路中所有路徑的時序錯誤。但是也正因為沒有激勵，使靜態(tài)分析器無從理解電路的功能，以至于會找出實際不存在的“偽路徑” 復旦大學專用集成電路與系統(tǒng)實驗室 第二章 ASIC設計流程和方法 – LVS驗證 ( Layout versus Schematic) – (Parameter Extraction,反標注(Back Annotation)和后仿真 (Post Layout Simulation) – 設計規(guī)則檢查 (Design Rule Check)和電學規(guī)則檢查 (Electrical Rule Check) – 商業(yè)化軟件 ? Cadence Dracula ? Mentor Graphics Calibra ? Avanti Hercules 復旦大學專用集成電路與系統(tǒng)實驗室 第二章 ASIC設計流程和方法 – ASIC 的經濟性 – ASIC市場價 =產品成本 /(1利潤比例 %) – ASIC成本 ? 一次性費用 (Nonrecurring Costs)(NRE) $10,0001,000,000 設計人員和資源的費用 +樣品 (Prototype)生產中的 Mask , testing,packaging的費用 ? 可變成本 ASIC生產制造的費用 – C=(W+P)/(N*Yw*Ypa*Yft) – ( W+P)流片費 N芯片數 /每個 Wafer Yw工藝流片成品率 Ypa封裝成品率 Yft測試成品率 ? 固定成本 設計環(huán)境和測試環(huán)境的建立 ,人員培訓等基礎建設支出 復旦大學專用集成電路與系統(tǒng)實驗室 第二章 ASIC設計流程和方法 – ASIC 的經濟性 – 不同 ASIC類型的成本比較 ? FPGA MGA CBIC FCC ? FPGA 用于量少 ,上市要求快的產品 (NRE 和固定成本低 ,可變成本高 (5倍于 CBIC) ? CBIC, FCC 用于產量巨大的產品 ( NRE 和固定成本高 , 但可變成本低 , 在巨大產量的分攤后 ,NRE 和固定成本變得不重要 ) 復旦大學專用集成電路與系統(tǒng)實驗室 第二章 ASIC設計流程和方法 – 設計指標 設計指標書的內容如下 : – ASIC芯片總體說明，包括以下細節(jié) : ? 芯片及標識符 。 ? 芯片功能及用途的簡要說明 。 ? 特性說明 。 – ASIC的封裝及管腳說明 : ? 芯片的封裝說明及封裝圖 。 ? 管腳名及管腳類型 。 ? 管腳功能的簡要說明 。 ? 管腳信號特性的說明。 復旦大學專用集成電路與系統(tǒng)實驗室 第二章 ASIC設計流程和方法 – ASIC的使用說明 :