【文章內(nèi)容簡介】 se: 。 intrinsic_fall: 。 rise_resistance: 。 fall_resistance: 。 ralated_pin: al, a2。 } } } } 兩輸入端與非門的綜合庫描述 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 第二章 ASIC設(shè)計(jì)流程和方法 – 邏輯優(yōu)化 在給定綜合庫的情況下，對(duì)于邏輯描述所形成的門電路網(wǎng)絡(luò)進(jìn)行優(yōu)化，優(yōu)化的目標(biāo)是根據(jù)電路速度和面積等約束條件進(jìn)行協(xié)調(diào)，簡化和改善電路的邏輯設(shè)計(jì)優(yōu)化過程分兩個(gè)階段進(jìn)行，它們是 : ? 與工藝無關(guān)的邏輯優(yōu)化階段 :運(yùn)用代數(shù)和布爾代數(shù)技術(shù)對(duì)電路進(jìn)行優(yōu)化 (運(yùn)用兩極極小化過程 ) ? 結(jié)合綜合庫，與目標(biāo)工藝對(duì)照階段 :根據(jù)制造工藝的要求，將已筒化的邏輯描述轉(zhuǎn)換成綜合庫耍求的表達(dá)形式，也就是用相應(yīng)的單元符號(hào)，包括標(biāo)準(zhǔn)單元或 FPGA元件符號(hào)以及其它物理實(shí)現(xiàn)的邏輯符號(hào)替代已簡化的描述 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 第二章 ASIC設(shè)計(jì)流程和方法 – 門級(jí)映射 (Mapping)及門級(jí)網(wǎng)表 利用綜合庫單元的邏輯功能及定時(shí)信息，進(jìn)行門級(jí)映射并產(chǎn)生門級(jí)網(wǎng)表。該網(wǎng)表是邏輯綜合和優(yōu)化的結(jié)果，是電路面積和速廢目標(biāo)的體現(xiàn) .門級(jí)映射過程是根據(jù)優(yōu)化的布爾描述 ,綜本庫以及用戶的約束條件，得到一個(gè)以綜合庫單元為基礎(chǔ)的優(yōu)化網(wǎng)表，該綜合庫單元是與物理實(shí)現(xiàn)的工藝參數(shù)緊密結(jié)合的 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 第二章 ASIC設(shè)計(jì)流程和方法 ?EDA市場上著名的邏輯綜合軟件有 Synopsys軟件和 Ambit軟件，作為邏輯綜合軟件應(yīng)諒具有以下功能 : – 支持 RTL級(jí) VHDL或 Verilog HDL,這是最低限度的要求 – 能支持多種目標(biāo)工藝，例如多種 CMOS工藝、 FPGA或其它實(shí)現(xiàn)工藝 – 具有自動(dòng)掃描插入能力 – 滿足 ATPG(測試碼自動(dòng)生成 )集成的要求 – 支持對(duì)超大規(guī)模 ASlC進(jìn)行自動(dòng)布局布線的集成要求 – 除了邏輯綜合以外還有測試綜合軟件，這是運(yùn)用編譯的方法，使邏輯門設(shè)計(jì)產(chǎn)生自動(dòng)測試鏈，以提高電路測試覆蓋率的方法，上述第 3條功能就是為了測試綜合而設(shè)置的。 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 第二章 ASIC設(shè)計(jì)流程和方法 ? 從電路的邏輯結(jié)構(gòu)到集成電路版圖的轉(zhuǎn)換是物理綜合的過程，也稱為版圖綜合，實(shí)際上就是自動(dòng)布局布線的過程。按照設(shè)計(jì)流程，邏輯設(shè)計(jì)驗(yàn)證完畢接著就可以進(jìn)行自動(dòng)的版圖設(shè)計(jì)。 – 布局算法 布局是放置版圖模塊的工作，考慮到以后的布線通常是把連接緊密的模塊依次放置，目的是使整個(gè)版圖的面積和電路的工作周期最小，這就是所謂基于 Timing的布局。 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 第二章 ASIC設(shè)計(jì)流程和方法 ?布局算法 布局是放置版圖模塊的工作，考慮到以后的布線通常是把連接緊密的模塊依次放置，目的是使整個(gè)版圖的面積和電路的工作周期最小，這就是所謂基于 Timing的布局。 – MinCut算法和“熱退火”算法。 ?布線算法 布線是根據(jù)連接網(wǎng)表對(duì)布局后的模塊進(jìn)行連線，布線器的類型分成通道布線、開關(guān)箱布線和迷宮 (Mage)布線等幾種。 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 第二章 ASIC設(shè)計(jì)流程和方法 ? 可以將高級(jí)的行為描述轉(zhuǎn)換成低一級(jí)的結(jié)構(gòu)性的功能快，也可變?yōu)楣┠M和生成版圖用的數(shù)據(jù)格式，一旦確定了電路體系結(jié)構(gòu)，硅編譯器就可以提供制造這個(gè)電路所需的版圖。 – 適用于版圖結(jié)構(gòu)規(guī)則的 RAM、 ROM、 PLA和通用的數(shù)據(jù)流等 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 第二章 ASIC設(shè)計(jì)流程和方法 ? (Design Verification) – ? 功能驗(yàn)證 (Function) ? 時(shí)序驗(yàn)證 (Timing) ? 參數(shù)驗(yàn)證 (Parameter) – (仿真 ) Simulation – 模擬軟件是用來驗(yàn)證和預(yù)測電路的特性。模擬軟件有許多種，主要的特性是適用范圍、模擬的精度和速度。 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 第二章 ASIC設(shè)計(jì)流程和方法 – 電路級(jí)模擬 (Circuit Simulation)電路級(jí)分析也就是晶體管級(jí)分析，可以看作是最詳盡和最精確的模仿真技術(shù)電路分析軟件典型的代表是 SPICE和 ASTAP,目前作為軟件商品的實(shí)用版本是 AVANTI 公司的 HSPICE 程序。 ? 分析電路的直流 (DC)、 交流 (AC)和瞬態(tài)特性(Transient)， 例如 :靜態(tài)工作點(diǎn)分析、直流傳輸特性分析、交流小信號(hào)分析、瞬態(tài)分析以及失真、噪聲和直流靈敏度分析 ,其特點(diǎn)為 : 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 第二章 ASIC設(shè)計(jì)流程和方法 ? 根據(jù)電路拓?fù)浣Y(jié)構(gòu)，以節(jié)點(diǎn)電壓法為基礎(chǔ)，構(gòu)成描述電路特性的代數(shù)一微分方程組 ? 采用數(shù)值積分方式，將描述電路特性的代數(shù)一微分方程轉(zhuǎn)化為非線性代數(shù)方程 ? 以牛頓一萊夫森方法為基礎(chǔ)，將非線性代數(shù)方程轉(zhuǎn)化為線性代數(shù)方程 ? 采用稀疏矩陣技術(shù)和高斯消元法、 LV分解法等方法求解線性代數(shù)方程。 ? 仿真時(shí)間通常與 Nm成比例，這里 N是電路申器件的個(gè)數(shù)， m數(shù)值在 12 之間 ? Model 的精度直接影響仿真結(jié)果 (目前較多使用的 MOSFET型 ModelLevel28,Level48,BSIM3等 ) 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 第二章 ASIC設(shè)計(jì)流程和方法 ? 八十年代后期以松馳法為基礎(chǔ)的第三代電 路分析程序，是采用迭代法求解電路方程，其最大的優(yōu)點(diǎn)是能夠有效地利用電路中的休眠特性，大大提高了分析的速度和規(guī)模。商業(yè)化軟件代表 Starsim – 邏輯模擬 邏輯模擬通常是指門級(jí) (Gate Level)模擬，目的是要驗(yàn)證 ASIC門級(jí)邏輯設(shè)計(jì)的正確性 ? 功能模擬 驗(yàn)證 ASIC邏輯功能的正確性 (單位延時(shí)或 0延時(shí) ? 時(shí)序模擬 同時(shí)考慮器件延遲和連線延遲的功能模擬 ? 故障模擬 故障模擬是為了檢驗(yàn)測試向量的有效性，為以后的芯片測試作準(zhǔn)備 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 第二章 ASIC設(shè)計(jì)流程和方法 – 邏輯模擬系統(tǒng) 輸入激勵(lì)邏輯初值特殊條件輸出控制模擬條件模擬計(jì)算結(jié)果輸出模擬算法形成邏輯網(wǎng)絡(luò)模型邏輯圖或網(wǎng)表模擬庫復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 第二章 ASIC設(shè)計(jì)流程和方法 – 邏輯模擬算法 邏輯模擬算法是根據(jù)輸入激勵(lì)向量和邏輯模型求解電路響應(yīng)的方法 ,算法還應(yīng)包括在計(jì)算前對(duì)電路各元件進(jìn)行排序以及對(duì)各元件輸出值計(jì)算的方法。模擬算算法應(yīng)遵循的原則 盡量減少計(jì)算的次數(shù)，同時(shí)又保證一定的計(jì)算精度，和出發(fā)點(diǎn)。 ? 時(shí)間驅(qū)動(dòng) 首先設(shè)定了時(shí)間步長，每隔一個(gè)時(shí)間步長就對(duì)電路中的每個(gè)元件的輸出值計(jì)算一遍。 ? 事件驅(qū)動(dòng) 算法能夠 跟蹤電路的信號(hào)活動(dòng)，僅對(duì)輸入信號(hào)有變化的元件求值，也就是將模擬 時(shí)間分割成離散的時(shí)間間隔，在給定的時(shí)間里僅對(duì)可能引起電路狀態(tài)變 化的那些元件進(jìn)行模擬，因此它以做到精確定時(shí)，且具有較高的性能和 效率。 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 第二章 ASIC設(shè)計(jì)流程和方法 – 模擬結(jié)果分析 ? 2進(jìn)制 ,8進(jìn)制或 16進(jìn)制的數(shù)據(jù)文件 – c r i o – l s n u – k t t – 0 0 0 L – 1 0 0 H – 1 0 0 H ? 波形圖 ? 商業(yè)化軟件 : – Cadence VerilogXL – Aldec 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 第二章 ASIC設(shè)計(jì)流程和方法 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 第二章 ASIC設(shè)計(jì)流程和方法 – RTL級(jí)模擬 ? RTL級(jí)功能模擬是對(duì)于 RTL級(jí)描述進(jìn)行的，電路采用行為描述，激勵(lì)文件也比較簡潔，而且這些與實(shí)現(xiàn)的邏輯結(jié)構(gòu)無關(guān)，因此模擬速度快，效率高。 – 硬件模擬 (Quickturn, Aptix) ? 采用軟件模擬的優(yōu)點(diǎn)是靈活，方便，且費(fèi)用少，但不足之處是速度慢、驗(yàn)證不充分 (受激勵(lì)文件限制 )，書寫激勵(lì)文件頗費(fèi)功夫。 ? 采用硬件模擬的特點(diǎn)如下 : – 處理速度比軟件方式?？斓枚? – 可將實(shí)現(xiàn)的 “硬件模型”放入實(shí)際電路系統(tǒng)中去進(jìn)行實(shí)時(shí)驗(yàn)證，驗(yàn)證應(yīng)充分得多 – 在 硬件模型 實(shí)現(xiàn)和模擬控制方面采用軟、硬件結(jié)合的方式 。 – 可以省卻編寫激勵(lì)文件的工作 。 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 第二章 ASIC設(shè)計(jì)流程和方法 – (Timing Verification)時(shí)序驗(yàn)證過程是為了檢驗(yàn)電路的時(shí)序狀況，確定和分析影響數(shù)字系統(tǒng)時(shí)序的關(guān)鍵路徑 (Critical Path), 找到影響電路速度的因素，進(jìn)一步改進(jìn)。 ? 動(dòng)態(tài)時(shí)序模擬 動(dòng)態(tài)時(shí)序模擬是在邏輯模擬同樣的環(huán)境下進(jìn)行的，它與功能模擬的不同之處在于器件模型、模擬算法等方面，動(dòng)態(tài)時(shí)序模擬采用精確時(shí)延的單元模型 ? 靜態(tài)時(shí)序分析 靜態(tài)時(shí)序分析簡稱為時(shí)序分析，它是一種比較新的時(shí)序驗(yàn)證技術(shù)。時(shí)序 分析的基本思想是首先分析、找出影響電路時(shí)序的最壞情況 (Worst Case)， 然后驗(yàn)證此時(shí)電路的性能依然能符合定時(shí)要求，這樣可以確保在其它任何情況下電路都能正常、可靠地工作。 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 第二章 ASIC設(shè)計(jì)流程和方法 – 靜態(tài)時(shí)序分析 ? 約束條件 – max propagation delay (speed) – setup time – hold time – min clock width 典型的時(shí)序電路 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 第二章 ASIC設(shè)計(jì)流程和方法 – 動(dòng)態(tài)與靜態(tài)時(shí)序分析比較 ? 動(dòng)態(tài) :速度慢，對(duì)于大規(guī)模電路很難提供完備的激勵(lì)，這樣會(huì)導(dǎo)致驗(yàn)證的不充分，因而不易發(fā)現(xiàn)所有的時(shí)序錯(cuò)誤 ? 靜態(tài) :不需要任何激勵(lì)信號(hào)，因此速度快、驗(yàn)證充分，它能夠找出電路中所有路徑的時(shí)序錯(cuò)誤。但是也正因?yàn)闆]有激勵(lì)，使靜態(tài)分析器無從理解電路的功能，以至于會(huì)找出實(shí)際不存在的“偽路徑” 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 第二章 ASIC設(shè)計(jì)流程和方法 – LVS驗(yàn)證 ( Layout versus Schematic) – (Parameter Extraction,反標(biāo)注(Back Annotation)和后仿真 (Post Layout Simulation) – 設(shè)計(jì)規(guī)則檢查 (Design Rule Check)和電學(xué)規(guī)則檢查 (Electrical Rule Check) – 商業(yè)化軟件 ? Cadence Dracula ? Mentor Graphics Calibra ? Avanti Hercules 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 第二章 ASIC設(shè)計(jì)流程和方法 – ASIC 的經(jīng)濟(jì)性 – ASIC市場價(jià) =產(chǎn)品成本 /(1利潤比例 %) – ASIC成本 ? 一次性費(fèi)用 (Nonrecurring Costs)(NRE) $10,0001,000,000 設(shè)計(jì)人員和資源的費(fèi)用 +樣品 (Prototype)生產(chǎn)中的 Mask , testing,packaging的費(fèi)用 ? 可變成本 ASIC生產(chǎn)制造的費(fèi)用 – C=(W+P)/(N*Yw*Ypa*Yft) – ( W+P)流片費(fèi) N芯片數(shù) /每個(gè) Wafer Yw工藝流片成品率 Ypa封裝成品率 Yft測試成品率 ? 固定成本 設(shè)計(jì)環(huán)境和測試環(huán)境的建立 ,人員培訓(xùn)等基礎(chǔ)建設(shè)支出 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 第二章 ASIC設(shè)計(jì)流程和方法 – ASIC 的經(jīng)濟(jì)性 – 不同 ASIC類型的成本比較 ? FPGA MGA CBIC FCC ? FPGA 用于量少 ,上市要求快的產(chǎn)品 (NRE 和固定成本低 ,可變成本高 (5倍于 CBIC) ? CBIC, FCC 用于產(chǎn)量巨大的產(chǎn)品 ( NRE 和固定成本高 , 但可變成本低 , 在巨大產(chǎn)量的分?jǐn)偤?,NRE 和固定成本變得不重要 ) 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 第二章 ASIC設(shè)計(jì)流程和方法 – 設(shè)計(jì)指標(biāo) 設(shè)計(jì)指標(biāo)書的內(nèi)容如下 : – ASIC芯片總體說明，包括以下細(xì)節(jié) : ? 芯片及標(biāo)識(shí)符 。 ? 芯片功能及用途的簡要說明 。 ? 特性說明 。 – ASIC的封裝及管腳說明 : ? 芯片的封裝說明及封裝圖 。 ? 管腳名及管腳類型 。 ? 管腳功能的簡要說明 。 ? 管腳信號(hào)特性的說明。 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 第二章 ASIC設(shè)計(jì)流程和方法 – ASIC的使用說明 :