【正文】 es 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 第二章 ASIC設(shè)計(jì)流程和方法 – ASIC 的經(jīng)濟(jì)性 – ASIC市場(chǎng)價(jià) =產(chǎn)品成本 /(1利潤(rùn)比例 %) – ASIC成本 ? 一次性費(fèi)用 (Nonrecurring Costs)(NRE) $10,0001,000,000 設(shè)計(jì)人員和資源的費(fèi)用 +樣品 (Prototype)生產(chǎn)中的 Mask , testing,packaging的費(fèi)用 ? 可變成本 ASIC生產(chǎn)制造的費(fèi)用 – C=(W+P)/(N*Yw*Ypa*Yft) – ( W+P)流片費(fèi) N芯片數(shù) /每個(gè) Wafer Yw工藝流片成品率 Ypa封裝成品率 Yft測(cè)試成品率 ? 固定成本 設(shè)計(jì)環(huán)境和測(cè)試環(huán)境的建立 ,人員培訓(xùn)等基礎(chǔ)建設(shè)支出 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 第二章 ASIC設(shè)計(jì)流程和方法 – ASIC 的經(jīng)濟(jì)性 – 不同 ASIC類型的成本比較 ? FPGA MGA CBIC FCC ? FPGA 用于量少 ,上市要求快的產(chǎn)品 (NRE 和固定成本低 ,可變成本高 (5倍于 CBIC) ? CBIC, FCC 用于產(chǎn)量巨大的產(chǎn)品 ( NRE 和固定成本高 , 但可變成本低 , 在巨大產(chǎn)量的分?jǐn)偤?,NRE 和固定成本變得不重要 ) 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 第二章 ASIC設(shè)計(jì)流程和方法 – 設(shè)計(jì)指標(biāo) 設(shè)計(jì)指標(biāo)書(shū)的內(nèi)容如下 : – ASIC芯片總體說(shuō)明，包括以下細(xì)節(jié) : ? 芯片及標(biāo)識(shí)符 。時(shí)序 分析的基本思想是首先分析、找出影響電路時(shí)序的最壞情況 (Worst Case)， 然后驗(yàn)證此時(shí)電路的性能依然能符合定時(shí)要求，這樣可以確保在其它任何情況下電路都能正常、可靠地工作。 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 第二章 ASIC設(shè)計(jì)流程和方法 – (Timing Verification)時(shí)序驗(yàn)證過(guò)程是為了檢驗(yàn)電路的時(shí)序狀況，確定和分析影響數(shù)字系統(tǒng)時(shí)序的關(guān)鍵路徑 (Critical Path), 找到影響電路速度的因素，進(jìn)一步改進(jìn)。 ? 采用硬件模擬的特點(diǎn)如下 : – 處理速度比軟件方式耍快得多 – 可將實(shí)現(xiàn)的 “硬件模型”放入實(shí)際電路系統(tǒng)中去進(jìn)行實(shí)時(shí)驗(yàn)證，驗(yàn)證應(yīng)充分得多 – 在 硬件模型 實(shí)現(xiàn)和模擬控制方面采用軟、硬件結(jié)合的方式 。 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 第二章 ASIC設(shè)計(jì)流程和方法 – 模擬結(jié)果分析 ? 2進(jìn)制 ,8進(jìn)制或 16進(jìn)制的數(shù)據(jù)文件 – c r i o – l s n u – k t t – 0 0 0 L – 1 0 0 H – 1 0 0 H ? 波形圖 ? 商業(yè)化軟件 : – Cadence VerilogXL – Aldec 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 第二章 ASIC設(shè)計(jì)流程和方法 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 第二章 ASIC設(shè)計(jì)流程和方法 – RTL級(jí)模擬 ? RTL級(jí)功能模擬是對(duì)于 RTL級(jí)描述進(jìn)行的，電路采用行為描述，激勵(lì)文件也比較簡(jiǎn)潔，而且這些與實(shí)現(xiàn)的邏輯結(jié)構(gòu)無(wú)關(guān)，因此模擬速度快，效率高。 ? 時(shí)間驅(qū)動(dòng) 首先設(shè)定了時(shí)間步長(zhǎng)，每隔一個(gè)時(shí)間步長(zhǎng)就對(duì)電路中的每個(gè)元件的輸出值計(jì)算一遍。商業(yè)化軟件代表 Starsim – 邏輯模擬 邏輯模擬通常是指門(mén)級(jí) (Gate Level)模擬，目的是要驗(yàn)證 ASIC門(mén)級(jí)邏輯設(shè)計(jì)的正確性 ? 功能模擬 驗(yàn)證 ASIC邏輯功能的正確性 (單位延時(shí)或 0延時(shí) ? 時(shí)序模擬 同時(shí)考慮器件延遲和連線延遲的功能模擬 ? 故障模擬 故障模擬是為了檢驗(yàn)測(cè)試向量的有效性，為以后的芯片測(cè)試作準(zhǔn)備 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 第二章 ASIC設(shè)計(jì)流程和方法 – 邏輯模擬系統(tǒng) 輸入激勵(lì)邏輯初值特殊條件輸出控制模擬條件模擬計(jì)算結(jié)果輸出模擬算法形成邏輯網(wǎng)絡(luò)模型邏輯圖或網(wǎng)表模擬庫(kù)復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 第二章 ASIC設(shè)計(jì)流程和方法 – 邏輯模擬算法 邏輯模擬算法是根據(jù)輸入激勵(lì)向量和邏輯模型求解電路響應(yīng)的方法 ,算法還應(yīng)包括在計(jì)算前對(duì)電路各元件進(jìn)行排序以及對(duì)各元件輸出值計(jì)算的方法。 ? 分析電路的直流 (DC)、 交流 (AC)和瞬態(tài)特性(Transient)， 例如 :靜態(tài)工作點(diǎn)分析、直流傳輸特性分析、交流小信號(hào)分析、瞬態(tài)分析以及失真、噪聲和直流靈敏度分析 ,其特點(diǎn)為 : 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 第二章 ASIC設(shè)計(jì)流程和方法 ? 根據(jù)電路拓?fù)浣Y(jié)構(gòu)，以節(jié)點(diǎn)電壓法為基礎(chǔ)，構(gòu)成描述電路特性的代數(shù)一微分方程組 ? 采用數(shù)值積分方式，將描述電路特性的代數(shù)一微分方程轉(zhuǎn)化為非線性代數(shù)方程 ? 以牛頓一萊夫森方法為基礎(chǔ)，將非線性代數(shù)方程轉(zhuǎn)化為線性代數(shù)方程 ? 采用稀疏矩陣技術(shù)和高斯消元法、 LV分解法等方法求解線性代數(shù)方程。模擬軟件有許多種，主要的特性是適用范圍、模擬的精度和速度。 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 第二章 ASIC設(shè)計(jì)流程和方法 ? 可以將高級(jí)的行為描述轉(zhuǎn)換成低一級(jí)的結(jié)構(gòu)性的功能快，也可變?yōu)楣┠M和生成版圖用的數(shù)據(jù)格式，一旦確定了電路體系結(jié)構(gòu)，硅編譯器就可以提供制造這個(gè)電路所需的版圖。 – MinCut算法和“熱退火”算法。 – 布局算法 布局是放置版圖模塊的工作，考慮到以后的布線通常是把連接緊密的模塊依次放置，目的是使整個(gè)版圖的面積和電路的工作周期最小，這就是所謂基于 Timing的布局。 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 第二章 ASIC設(shè)計(jì)流程和方法 ? 從電路的邏輯結(jié)構(gòu)到集成電路版圖的轉(zhuǎn)換是物理綜合的過(guò)程，也稱為版圖綜合，實(shí)際上就是自動(dòng)布局布線的過(guò)程。 } } } } 兩輸入端與非門(mén)的綜合庫(kù)描述 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 第二章 ASIC設(shè)計(jì)流程和方法 – 邏輯優(yōu)化 在給定綜合庫(kù)的情況下，對(duì)于邏輯描述所形成的門(mén)電路網(wǎng)絡(luò)進(jìn)行優(yōu)化，優(yōu)化的目標(biāo)是根據(jù)電路速度和面積等約束條件進(jìn)行協(xié)調(diào)，簡(jiǎn)化和改善電路的邏輯設(shè)計(jì)優(yōu)化過(guò)程分兩個(gè)階段進(jìn)行，它們是 : ? 與工藝無(wú)關(guān)的邏輯優(yōu)化階段 :運(yùn)用代數(shù)和布爾代數(shù)技術(shù)對(duì)電路進(jìn)行優(yōu)化 (運(yùn)用兩極極小化過(guò)程 ) ? 結(jié)合綜合庫(kù)，與目標(biāo)工藝對(duì)照階段 :根據(jù)制造工藝的要求，將已筒化的邏輯描述轉(zhuǎn)換成綜合庫(kù)耍求的表達(dá)形式，也就是用相應(yīng)的單元符號(hào)，包括標(biāo)準(zhǔn)單元或 FPGA元件符號(hào)以及其它物理實(shí)現(xiàn)的邏輯符號(hào)替代已簡(jiǎn)化的描述 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 第二章 ASIC設(shè)計(jì)流程和方法 – 門(mén)級(jí)映射 (Mapping)及門(mén)級(jí)網(wǎng)表 利用綜合庫(kù)單元的邏輯功能及定時(shí)信息，進(jìn)行門(mén)級(jí)映射并產(chǎn)生門(mén)級(jí)網(wǎng)表。 fall_resistance: 。 intrinsic_fall: 。 pin (ol){ direction: al*a2。 六位約翰遜計(jì)數(shù)器 VHDL描述 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 第二章 ASIC設(shè)計(jì)流程和方法 – 約束條件 (Constrain)芯片面積 (Area),延時(shí)(Delay),功耗 (Power Consumption)和可測(cè)性(Testbility)等 – 屬性描述 規(guī)定電路的負(fù)載數(shù)或驅(qū)動(dòng)能力(Load),輸入信號(hào)定時(shí) (Timing), 實(shí)際上也是Constrain. – 綜合庫(kù) (Synthesis Library)包含可綜合單元的全部信息 邏輯功能 (Function),定時(shí)關(guān)系(Timing),輸入的負(fù)載數(shù) (Capacitance), 輸出扇出數(shù) (Load),單元的面積 (Area) 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 LIBRARY ( ABC ) { CELL ( and2 ) { area: 5 pin (al, a2){ direction: input。 END PROCESS。 count_out = next_count AFTER 10ns。 WHEN 100 = next_count = 000。 WHEN 111 = next_count = 110。 WHEN 001 = next_count = O11。139。 THEN count_out= 000。 ARCHITECTURE behav OF counter IS signal next_count: STD_LOGIC_VECTOR( 2 DOWNTO 0) BEGIN IF rs= 39。 rs: IN STDJLOGIC。 ? 反復(fù)迭代 ? 層次 ? 字寬、位向量和位場(chǎng) ? 串行和并行操作 ? 算術(shù)、邏輯運(yùn)算和比較操作 ? 寄存器的規(guī)定和分配。用倒相器和三態(tài)緩沖器構(gòu)成的單元電路 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 第二章 ASIC設(shè)計(jì)流程和方法 ? 設(shè)計(jì)協(xié)調(diào) – 模塊信號(hào)的標(biāo)準(zhǔn)化 ? 信號(hào)輸入的驅(qū)動(dòng) ? 輸入信號(hào)的寄存 ? 輸出信號(hào)的寄存 – 模塊間的連接關(guān)系 ? 串接結(jié)構(gòu) ? 迭代結(jié)構(gòu) ? 條件選擇 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 第二章 ASIC設(shè)計(jì)流程和方法 ? – 采用公共時(shí)鐘 (同步時(shí)序 ) ? 結(jié)構(gòu)清晰 ? 較易驗(yàn)證 ? 可測(cè)性好 ? 關(guān)鍵路徑 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 第二章 ASIC設(shè)計(jì)流程和方法 ? ? – 對(duì)芯片高性能 ,高密度 ,高可靠性 ,設(shè)計(jì)周期的要求 – 包含三個(gè)層次 ? 行為綜合 ? 邏輯綜合 ? 版圖綜合 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 算法描述編譯功能單元庫(kù)編譯中間格式分配控制器綜合 反編譯控制流硬件邏輯數(shù)據(jù)流數(shù)據(jù)通路結(jié)構(gòu)描述文檔管理邏輯綜合復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 VHDL描述邏輯綜合,優(yōu)化綜合庫(kù)物理實(shí)現(xiàn)PCB ASIC FPGA邏輯綜合和優(yōu)化過(guò)程Logic Synthesis and Logic Optimization復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 第二章 ASIC設(shè)計(jì)流程和方法 ? – 綜合過(guò)程是將 VHDL描述轉(zhuǎn)換成非優(yōu)化約布爾等式的描述，也就是門(mén)級(jí)描述，讀轉(zhuǎn)換過(guò)程是綜合軟件自動(dòng)完成的，其過(guò)程不受用戶控制。 ? 設(shè)計(jì)周期 – 成功率 (Time to Market) – 經(jīng)濟(jì)性 (Profit) – 設(shè)計(jì)效率 (Efficiency) 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 第二章 ASIC設(shè)計(jì)流程和方法 ? 結(jié)構(gòu)設(shè)計(jì) – 層次設(shè)計(jì) ? 從高層到低層 ? 從抽象到具體 ? 利于多人同時(shí)設(shè)計(jì) ? 使設(shè)計(jì)思想清晰 ,設(shè)計(jì)工作簡(jiǎn)化 – 規(guī)則設(shè)計(jì) ? 使一個(gè)電路系統(tǒng)變成大量不同的子模塊 ? 盡可能地將電路劃分成一組相同或相似的模塊 ,盡可能采用規(guī)劃性結(jié)構(gòu)的設(shè)計(jì)，達(dá)到簡(jiǎn)化設(shè)計(jì)的目的。 ? 提高了設(shè)計(jì)效率，縮短了 ASIC的開(kāi)發(fā)周期，降低了產(chǎn)品的開(kāi)發(fā)成本 ? 設(shè)計(jì)成功的電路或其中的模塊可以放入以后的設(shè)計(jì)中提高了設(shè)計(jì)的再使用率 (Reuse)。驗(yàn)證系統(tǒng)功能時(shí)不必考慮電路的實(shí)現(xiàn)結(jié) 構(gòu)和實(shí)現(xiàn)方法，這是對(duì)付設(shè)計(jì)復(fù)雜性日益增加的重要技術(shù)，目前系統(tǒng)級(jí) DSP模擬商品化軟件有Comdisco， Cossap等，它們的通訊庫(kù)、濾波器庫(kù)等都是系統(tǒng)級(jí)模型庫(kù)成功的例子。Verification(DRC,ERC,LVS)GDSII LayoutDataBottomUp Design FlowOkYesModificationNoOkYesNoOkYesNoOkYesNo復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 第二章 ASIC設(shè)計(jì)流程和方法 ? 設(shè)計(jì)流程 – TopDown設(shè)計(jì) ? TopDown流程在 EDA工具支持下逐步成為 IC主要的設(shè)計(jì)方法 ? 從確定電路系統(tǒng)的性能指標(biāo)開(kāi)始，自系統(tǒng)級(jí)、寄存器傳輸級(jí)、邏輯級(jí)直到物理級(jí)逐級(jí)細(xì)化并逐級(jí)驗(yàn)證其功能和性能 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室 第二章 ASIC設(shè)計(jì)流程和方法 ? 關(guān)鍵技術(shù) – 首先是需要開(kāi)發(fā)系統(tǒng)級(jí)模型及建立模型庫(kù)，這些行為模型與實(shí) 現(xiàn)工藝無(wú)關(guān)，僅用于系統(tǒng)級(jí)和 RTL級(jí)模擬。PartitionGate Level Design amp。Fault Sim.ASIC/FPGA Processamp。BehavioralAnalysis ,Design,VerificationRTL Model amp。 port ci polysilic