【正文】 0 / 1 輸入 / 輸出 1 / 0 0 / 0 1 / 0 1/ 0 5. 根據(jù)給定的 Moore型狀態(tài)表畫出狀態(tài)圖。 Q J CP K Q J CP K Q0 Q1 1 CLK Q1 Q0 電路實現(xiàn)的邏輯功能為 四位二進制加 1計數(shù)器 。b)|(b^c)。 EN / CP D Q D鎖存器 Q D觸發(fā)器 16. 畫出具有循環(huán)進位的余 3碼加 1計數(shù)器的 Moore型狀態(tài)圖。 F G ?? )7,4,2,1(3mF?? )7,3,2,1(3mGX Y Z F G 0 0 0 0 0 0 0 1 1 1 0 1 1 0 1 0 1 0 1 1 1 0 0 1 0 1 0 1 0 0 1 1 0 0 0 1 1 1 1 1 （ 1） （ 2） （ 3）功能：全減器，其中， X：被減數(shù) Y：減數(shù) Z：低位向本位的借位 F：本地差 G：本位向高位的借位 2. 分析數(shù)據(jù)選擇器 74LS151構(gòu)成的邏輯電路功能。 else F=0。~C。amp。 1 =1 =1 amp。 74LS153 x1 x0 en d0 d1 d2 d3 F ≥1 =1 s1 s0 0 0 1 a b a b s1 s0 F 0 0 a+b 0 1 0 1 0 1 1 1 a⊕b Verilog 模型： module select (a,b,s1,s0,F)。(a^b)。 amp。 always (posedge clk) case (q) 3’b001 : q=3’b100 。 B3 B2 B1 B0 0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 1010 1011 1100 1101 1110 1111 B3 B2 B1 B0 G3 G2 G1 G0 0000 0000 0001 0001 0010 0011 0011 0010 0100 0110 0101 0111 0110 0101 0111 0100 1000 1100 1001 1101 1010 1111 1011 1110 1100 1010 1101 1011 1110 1001 1111 1000 功能： 4位格雷碼加 1計數(shù)器 74LS163 CLK CLR LD ENT ENP QA A QB B QC C QD D RCO 1 CP 清零 0 1 F 11. 分析圖示電路的邏輯功能，并畫出 F的波形圖。 always (posedge clk) case (q) 4’b1110: q=4’b1101 。 output z。 4’b1011:q=4’b1100。 =1 ≥1 ≥1 F3 F2 F1 A B C D module design1(A,B,C,D,F1,F2,F3)。 module design2(n_en,code,dataout)。 3’b010:dataout=8’b0000_0100。要求先畫出模塊框圖， 再進行描述。 2’b01: f=d1。 input en。 else if((codein=4’b0101) amp。 input [8:1] data。 else if (n_set==0) q=1 。 output q 。 input clrn, clk, en。 end assign rco = ( qout==47 amp。 reg [4:1] q 。 else q=4’b1100。 4’b1101: q=4’b1011 。 output [3:0] q 。 4’b0011:q=4’b0001。 reg z 。 else {z,next}={0,B}。X0。 endmodule 14. 用 Verilog HDL描述一個 4—2優(yōu)先權(quán)編碼器。 reg flag。 （ 10分） 下列三種設(shè)計方法任選一種。 amp。 amp。 q[8]=data。 output [8:1] out。 amp。 amp。 else if (d==0) {flag,codeout}=3’b1_00。 input n_en。~X1amp。 input X3,X2,X1,X0 。 else {z,next}={0,A}。（ 10分） A C B 0 / 0 1 / 0 1 / 1 1 / 0 0 / 0 0 / 0 module test_011 (x,clk,z)。 4’b1100:q=4’b1110。 endcase endmodule 其它 11. 用 Verilog HDL描述一個 4位右移扭環(huán)形計數(shù)器。 input clk 。 else q=4’b0011。當 x=0時，加 1計數(shù)；當 x=1時， 減 1計數(shù)。 always ( posedge clk or negedge clrn ) begin if ( ~ clrn ) qout = 0 。 else q=d 。 2’b11 : q=~q 。 input clk, n_clr, n_set, j, k 。 else {codeout,oe}=5’b11111。 reg oe。 endcase else f=8’b00000000。 input [1:0] sel。 3’b110:dataout=8’b0100_0000。 reg [8:1] dataout。 xor X1(W1,A,B), X2(W2,C,D), X3(F3,W1,W2)。 4’b1111:q=4’b0000。 4’b0001:q=4’b0010。 default : q=8’b1110 。 S1 S0 Rin A B C D Lin CLK CLR QA QB QC QD 1 1 1 1 1 0 CP /CLR 74LS194 0000 1110 1101 1011 0111 功能： 4位左循環(huán)一個 0 module xuhuan_0_l(clk, q) 。 endcase endmodule 9. 分析 74LS163構(gòu)成的電路功能。 D Q CP D Q CP D Q CP Q3 Q2 Q1 CLK 001 100 010 000 111 011 101 110 從完全狀態(tài)轉(zhuǎn)換圖可以看到，當電路處于無效狀態(tài)時，不能經(jīng)過有限個時鐘節(jié)拍自動進入到有效循環(huán)，故電路不能自啟動 module exam (clk, q) 。 A B C D 00/00/00/10/11/11/11/01/1/1/1/0/1/0/0/0/CABDACDBDCBA10X)(tY)()( / t1t ZY ?1/010