【正文】 assign out=(RD==1?)q:0。 amp。 amp。 else {flag,codeout}=3’b0_00。 output flag。 assign Y1=~(X1^X0)。 assign Y3=X3|X2amp。 else {z,next}={0,B}。 input x,clk 。 4’b1111:q=4’b0111。（ 10分） module niu_4(clk, q) 。 reg [3:0] q 。amp。 input clk, up 。 else qout=0。（ 10分） （ 1）下降沿（ 0~47） 10 加 1計數(shù)； （ 2）電路具有一個低有效的異步清零端； （ 3）電路具有一個高有效的計數(shù)使能端； （ 4）電路具有一個高有效的循環(huán)進位（ RCO）輸出端。（ 5分） module Dff_1(clk,clr,set,d,q) 。 reg q 。（ 5分） 6. 用 Verilog HDL描述一個具有低有效異步置位、異步清零的上升沿 JK觸發(fā)器。amp。 參考答案： module CT (en,codein,codeout,oe)。 reg [7:0] f。 default:dataout=8’b0000_0000。 else case(code) 3’b000:dataout=8’b0000_0001。 nor ON1(F1,A,B,C,D), ON2(F2,F3,F1,W3)。 endcase endmodule 功能： 2421碼加 1計數(shù)器 四、設(shè)計題 1. 根據(jù)給定電路，建立其 Verilog HDL門及描述模型。 4’b0011:q=4’b0100。 0000 / 0 1111 / 1 1110 / 0 1011 / 0 0100 / 0 0001 / 0 1101 / 0 0010 / 0 0011 / 0 1100 / 0 Q3~Q0(t) Q3~Q0(t+1) Z 0000 0001 0 0001 0010 0 0010 0011 0 0100 1011 0 0011 0100 0 1011 1100 0 1100 1101 0 1101 1110 0 1110 1111 0 1111 0000 1 module counter2421 (clk,q,z)。 output [3:0] q 。 74LS163 CLK CLR LD ENT ENP QA A QB B QC C QD D RCO 1 CP Q0 Q1 Q2 Q3 0 amp。 output [3:1] q 。 （ 4）說明電路功能。~s0|s1amp。 endmodule 5. 分析電路，填寫表格，建 Verilog HDL模型。 end endmodule 4. 分析給定組合電路。 reg [3:0] codeout。C|~Aamp。 always (A or B or C) if((A==B)amp。 C B A G1 G2 G3 0 0 1 X Y Z Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 amp。 DCBCBADA AB CD 00 01 11 10 00 1 0 0 0 01 1 0 1 1 11 0 0 1 1 10 0 1 1 0 有邏輯險象？ 有 。 output F。 若存在邏輯險象，應(yīng)添加的冗余項為 。 2. 根據(jù)組合電路輸入 a、 b和組合電路輸出 f 的波形，列真值表并寫出 f (a,b)的邏輯 表達式。 5. 完成下列代碼轉(zhuǎn)換 （ 0010 1011 1110） 2421 （ 258 ） 10 （ 0010 0101 1000 ） 8421 （ 0101 1000 1011 ） 余 3碼 （ 0011 0111 1100 ） 格雷 BCD 3. 已知 [x]補 =10000000 ，則真值 x= 10000000 。9. 已知 則 8. 已知 運用規(guī)則，求 F’= ， = 。 A/0 D/1 C/0 B/0 0 1 1 1 1 0 0 0 1 / 0 0/ 0 1/ 0 1/ 0 7. 填寫下列邏輯函數(shù)的卡諾圖并求最簡與或式和最簡或與式。 A B C D E 0 1 S(t) S(t+1) / z(t) x 原始狀態(tài)表 A / 0 B / 0 A / 0 C / 0 D / 1 C / 0 D / 1 E / 1 D / 1 E / 1 12. 已知某組合電路的輸出表達式為 ，用 Verilog HDL的數(shù)據(jù)流描述方式建模。 ≥1 F amp。試填寫表格。 input A,B,C。 output F。 X3 X2 X1 X2 X0 解： Y3Y2Y1Y0=X3X2X1X0+0WW0 W=X3+X2X1+X2X0 X3X2X1X0 W B3B2B1B0 Y3Y2Y1Y0 0000 0 0000 0000 0001 0 0000 0001 0010 0 0000 0010 0011 0 0000 0011 0100 0 0000 0100 0101 1 0110 1011 0110 1 0110 1100 0111 1 0110 1101 1000 1 0110 1110 1001 1 0110 1111 結(jié)論： 將 8421碼轉(zhuǎn)換為 2421碼 Verilog 模型： module CT (codein,codeout)。amp。 input x3,x2,x1。 assign F=~s1amp。 當(dāng)X=0時 ， 它的功能是 兩位二進制加 1計數(shù)器 ， 當(dāng) X=1時 ， 它的功能是 兩位二進制減 1計數(shù)器 。建立可自啟動的 Verilog HDL模型。 default : q=3’b001 。 12. 分析圖示電路，寫出啟動清玲后電路的狀態(tài)轉(zhuǎn)換序列，說明功能并建立 Verilog HDL 模型。 4’b0111: q=4’b1110 。 always(posedge clk) case(q) 4’b0000:q=4’b0001。 4’b1110:q=4’b1111。 wire W1,W2,W3。 output [8:1] dataout。 3’b101:dataout=8’b0010_0000。 input en。 default:f=8’b00000000。 reg [3:0] codeout。 else {codeout,oe}=5’b11111。 endmodule module JKff_2(clk,n_