【正文】 3’b101:dataout=8’b0010_0000。 3’b001:dataout=8’b0000_0010。 output [8:1] dataout。 endmodule W1 W2 W3 X1 X2 X3 ON1 ON2 A1 2. 用 Verilog HDL描述滿足下列要求的 3—8譯碼器 ：（ 10分 ） （ 1）一個(gè)低有效使能端； （ 2）譯碼輸出高有效。 wire W1,W2,W3。（ 10分） =1 =1 amp。 4’b1110:q=4’b1111。 4’b0100:q=4’b1011。 always(posedge clk) case(q) 4’b0000:q=4’b0001。 input clk。 4’b0111: q=4’b1110 。 reg [3:0] q 。 12. 分析圖示電路，寫出啟動(dòng)清玲后電路的狀態(tài)轉(zhuǎn)換序列，說(shuō)明功能并建立 Verilog HDL 模型。 Q3Q2Q1Q0 0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 1010 1011 功能：從 0到 11的模 12計(jì)數(shù)器 74LS163 CLK CLR LD ENT ENP QA A QB B QC C QD D RCO 1 CP =1 B0 B1 B2 B3 =1 =1 G0 G1 G2 G3 10. 分析啟動(dòng)清零后 B3B2B1B0的狀態(tài)轉(zhuǎn)換序列，列表分析電路功能。 default : q=3’b001 。 reg [3:1] q 。建立可自啟動(dòng)的 Verilog HDL模型。 J Q0 CP K J Q1 CP K amp。 當(dāng)X=0時(shí) ， 它的功能是 兩位二進(jìn)制加 1計(jì)數(shù)器 ， 當(dāng) X=1時(shí) ， 它的功能是 兩位二進(jìn)制減 1計(jì)數(shù)器 。s0amp。 assign F=~s1amp。 y 189。 input x3,x2,x1。 （ 1）寫出輸出表達(dá)式； （ 2）列真值表并說(shuō)明電路的綜合功能； （ 3）建 Verilog HDL模型。amp。 always(codein) begin if((codein=4’b0000) amp。 X3 X2 X1 X2 X0 解： Y3Y2Y1Y0=X3X2X1X0+0WW0 W=X3+X2X1+X2X0 X3X2X1X0 W B3B2B1B0 Y3Y2Y1Y0 0000 0 0000 0000 0001 0 0000 0001 0010 0 0000 0010 0011 0 0000 0011 0100 0 0000 0100 0101 1 0110 1011 0110 1 0110 1100 0111 1 0110 1101 1000 1 0110 1110 1001 1 0110 1111 結(jié)論： 將 8421碼轉(zhuǎn)換為 2421碼 Verilog 模型： module CT (codein,codeout)。~Bamp。 output F。(B==C)) F=1。 input A,B,C。 amp。試填寫表格。 CABACABA ???15. 根據(jù)給定的波形，畫出高有效使能 D鎖存器和上升沿 D觸發(fā)器初態(tài)均為 0時(shí)的輸出波形。 ≥1 F amp。 assign F=~(aamp。 A B C D E 0 1 S(t) S(t+1) / z(t) x 原始狀態(tài)表 A / 0 B / 0 A / 0 C / 0 D / 1 C / 0 D / 1 E / 1 D / 1 E / 1 12. 已知某組合電路的輸出表達(dá)式為 ，用 Verilog HDL的數(shù)據(jù)流描述方式建模。 DBBDDCBAF ??),())((),( DBDBDCBAF ???DAC9. 畫出下列同步時(shí)序電路 Q1Q0初態(tài)為 00時(shí)的波形圖并說(shuō)明電路功能。 A/0 D/1 C/0 B/0 0 1 1 1 1 0 0 0 1 / 0 0/ 0 1/ 0 1/ 0 7. 填寫下列邏輯函數(shù)的卡諾圖并求最簡(jiǎn)與或式和最簡(jiǎn)或與式。 a b f 3. 畫出“ 0110”（不可重）序列檢測(cè)器的 Mealy型原始狀態(tài)圖。9. 已知 則 8. 已知 運(yùn)用規(guī)則，求 F’= ， = 。 4. 已知真值 x = –10010，求 8位字長(zhǎng)時(shí)， [–x]原 = 00010010 、 [–x]反 = 00010010 、 [–x]補(bǔ) = 00010010 。 5. 完成下列代碼轉(zhuǎn)換 （ 0010 1011 1110） 2421 （ 258 ） 10 （ 0010 0101 1000 ） 8421 （ 0101 1000 1011 ） 余 3碼 （ 0011 0111 1100 ） 格雷 BCD 3. 已知 [x]補(bǔ) =10000000 ，則真值 x= 10000000 。 CABACBAFCABACBAF??????),(),(39。 2. 根據(jù)組合電路輸入 a、 b和組合電路輸出 f 的波形，列真值表并寫出 f (a,b)的邏輯 表達(dá)式。 A B C D 0 / 0 1/ 0 0 / 0 0 / 1 輸入 / 輸出 檢測(cè)序列為 0100 。 若存在邏輯險(xiǎn)象，應(yīng)添加的冗余項(xiàng)為 。 D Q CP D Q CP D Q CP D Q CP 1 Q3 Q2 Q1 Q0 CLK Q3~Q0(t) Q3~Q0(t+1) 0 0 0 0 1 0 0 0 1 0 0 0 1 1 0 0 0 0 0 1 0 0 1 1 0 1 1 1 1 1 1 1 1 1 1 0 0 0 0 0 1 1 0 0 0 0 0 1 0 0 1 1 0 1 1 1 1 1 1 1 1 1 1 0 11. 用隱含表法化簡(jiǎn)給定的同步時(shí)序電路原始狀態(tài)表，生成最小狀態(tài)表。 output F。 AB C 00 01 11 10 0 1 1 d d 1 0 1 1 0 AB C 00 01 11 10 0 1 0 1 0 1 1 d 1 0 AB C 00 01 11 10 0 0 1 d d 1 1 d 0 0 F G Y=F⊕G Y最簡(jiǎn)與非式 = 14. 用卡諾圖法判斷下列電路是否存在邏輯險(xiǎn)象。 DCBCBADA AB CD 00 01 11 10 00 1 0 0 0 01 1 0 1 1 11 0 0 1 1 10 0 1 1 0 有邏輯險(xiǎn)象？ 有 。 A2 A1 A0 A7 A3 A5 A6 A4 17. 由 74LS138譯碼器及邏輯門構(gòu)成的組合邏輯電路如下，其中輸入信號(hào) A7~A0 為地址變量。 C B A G1 G2 G3 0 0 1 X Y Z Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 amp。 x3 x2 x1 en d0 d1 d2 d3 d4 d5 d6 d7 y F A B C