【正文】 clr,n_set,j,k,q) 。 2’b10 : q=1 。 else if (set==1) q=1 。 reg [5:0] qout 。 endmodule 9. 用 Verilog HDL描述一個(gè)余 3碼可逆計(jì)數(shù)器。 (q4’b1100)) q=q+1。（ 10分） q[3:0] 1110 1101 1011 0111 module xuhuan_0_l(clk, q) 。 default : q=8’b1110 。 4’b1000:q=4’b1100。 endcase endmodule q[3:0] 0000 1000 1100 1110 1111 0111 0011 0001 其它 12. 畫出“ 011”序列檢測器的原始狀態(tài)圖，再用 Verilog HDL建模。 always (x or now) case (now) A : if (x==0) {z,next}={0,B}。（ 10分） X3 X2 X1 X0 Y3 Y2 Y1 Y0 0000 0011 0001 0100 0010 0101 0011 0110 0100 0111 0101 1000 0110 1001 0111 1010 1000 1011 1001 1100 1010 dddd 1011 dddd 1100 dddd 1101 dddd 1110 dddd 1111 dddd 021233 XXXXXY ???01212022 XXXXXXXY ???01011 XXXXY ??00 XY ?module codetrans (X3,X2,X1,X0,Y3,Y2,Y1,Y0)。X1|X2amp。 input a,b,c,d。 else if (c==0) {flag,codeout}=3’b1_01。 amp。 amp。 input data,clk,RD 。 end endmodule 則 （ 3） Verilog實(shí)現(xiàn) 。 amp。 amp。 方法一：用上升沿 D 觸發(fā)器和邏輯門設(shè)計(jì)，畫出電路圖； 方法二：用 74LS194和邏輯門設(shè)計(jì)，畫出電路圖； 方法三：用 Verilog HDL描述。 always(n_en or a or b or c or d) if(~n_en) if(a==0) {flag,codeout}=3’b1_11。（ 8分） （ 1）電路具有一個(gè)低有效使能端； （ 2）電路具有一個(gè)編碼輸出有效標(biāo)志。 assign Y2=~X2amp。 default : {z,next}={0,A}。 reg [2:1] now,next 。 4’b0001:q=4’b0000。 reg [3:0] q 。 4’b1 011: q=4’b0111 。 end end endmodule 10. 用 Verilog HDL描述一個(gè)左移循環(huán)一個(gè)“ 0”的 4位環(huán)形計(jì)數(shù)器。 always (posedge clk) begin if (x==0) begin if((q=4’b0011) amp。amp。 output [5:0] qout 。 reg q 。 else case ({ j,k }) 2’b00 : q=q 。 output check。amp。 output [3:0] codeout。 2’b10: f=d2。（ 8分） en sel[1:0] d0[7:0] f[7:0] d1[7:0] d2[7:0] d3[7:0] 參考答案： module mux_4_1(en,d0,d1,d2,d3,sel,f)。 3’b011:dataout=8’b0000_1000。 input n_en。 input A,B,C,D。 4’b1100:q=4’b1101。 output [4:1] q。 4’b1101: q=4’b1011 。 CP /CLR F 狀態(tài)變換序列： QD QC QB QA 0 0 0 0 0 0 1 0 0 0 1 1 0 1 0 0 0 1 1 0 0 1 1 1 1 0 0 0 1 0 1 0 1 0 1 1 1 1 0 0 1 1 1 0 1 1 1 1 F = QD， 12個(gè) CP脈沖 ，F(xiàn)輸出 1個(gè)脈沖 ， 占空比50%。 3’b100 : q=3’b010 。 X CLK Z CLK X Q1 Q0 Z X Q1 Q0 J1 K1 J0 K0 Q1(t+1) Q0(t+1) Z 激勵方程： 01100 XQKJ XKJ ?? ??輸出方程： 01Z?000 00 00 0 0 0 001 00 00 0 1 0 010 00 00 1 0 0 011 00 00 1 1 1 100 00 11 0 1 0 101 11 11 1 0 0 110 00 11 1 1 0 111 11 11 0 0 1 功能： X=1，模 4加 1計(jì)數(shù)，計(jì)到 11時(shí)產(chǎn)生循環(huán)進(jìn)位 Z=1； X=0時(shí)，停止計(jì)數(shù)。 endmodule 6. 狀態(tài)圖如 （ a） 所示 ， 請將次態(tài) /輸出填在 （ b） 表中 。 input a,b,s1,s0。 ≥1 x3 x2 x1 s2 s1 s2=x3⊕x2⊕x1 s1=x3 x2 +(x3⊕ x2) x1 x3 x2 x1 s2 s1 000 0 0 001 1 0 010 1 0 011 0 1 100 1 0 101 0 1 110 0 1 111 1 1 功能： 若將 x x2作為兩個(gè)加數(shù) ，x1作為低端進(jìn)位 ， 則電路實(shí)現(xiàn)全加器的功能 ， s2是本地和的輸出 ， s1是向上進(jìn)位輸出 。 (codein=4’b0100)) codeout=codein。 endmodule 3. 分析圖示電路實(shí)現(xiàn)的邏輯功能，并建立實(shí)現(xiàn)該功能的 Verilog HDL模型。 endmodule （ 3） module same(A,B,C,F)。 （ 1）寫出邏輯表達(dá)式； （ 2）說明電路功能； （ 3）用 Verilog HDL描述電路功能。 0011/0 0100/0 1100/1 1011/0 1010/0 1001/0 1000/0 0111/0 0110/0 0101/0 其它 /0 0Y6Y7Y 1Y2Y3Y4Y5Y1GB2GA2GC B A0Y/6Y/7Y/ 1Y/2Y/3Y/4Y/5Y/≥1 amp。 endmodule 13. 已知邏輯函數(shù) F、 G的卡諾圖，填寫 Y=F⊕G的卡諾圖，并求 Y的最簡與非式。 10. 填寫下列同步時(shí)序電路的狀態(tài)轉(zhuǎn)換表。 X S(t) 0 1 Z A C B 0 B C D 0 C D B 0 D B A 1 S(t+1) 6. 將下列 Mealy型序列檢測器的原始狀態(tài)圖補(bǔ)充完整。 BABA)B,A(F ??7. 當(dāng)采用奇校驗(yàn)時(shí)，若校驗(yàn)位是 1，則信息碼中應(yīng)有 偶數(shù) 個(gè) 1。 6. 已知 ，則它的或與式為 。 a b f 0 0 1 0 1 0 1 0 0 1 1 1 bafbaabf????或者A B C D 0 / 0 1/ 0 1 / 0