【正文】 /111/101/001/000/100/110/011011010010X01)()()( / t1t01t1 Z ??)(a )(b )(cX / Z 7. 分析圖示同步時(shí)序電路。~s0amp。 output s2,s1。 (codein=4’b1001)) codeout=codein+4’b0110。 input [3:0] codein。 assign F=Aamp。 output F。 A7A6A5A4A3A2A1A0 16進(jìn)制 /Y0有效時(shí) 01110000 70 /Y1有效時(shí) 01110001 71 /Y4有效時(shí) 01110100 74 /Y6有效時(shí) 01110110 76 /Y7有效時(shí) 01110111 77 三、綜合分析題（每題 8分） 1. 分析 74LS138譯碼器和邏輯門構(gòu)成的邏輯電路的功能。 amp。 cbba)c,b,a(F ????module M1(a,b,c,F)。 )13,8,6,4(d)15,10,7,5,2,0(m)D,C,B,A(F ???? AB CD 00 01 11 10 00 1 d 0 d 01 0 1 d 0 11 0 1 1 0 10 1 d 0 1 8. 利用卡諾圖判斷下列邏輯函數(shù)對(duì)應(yīng)的電路是否存在邏輯險(xiǎn)象。 DBDCBAF ????F10. 已知 F=∑m3(0,1,4,5)，則 )5,4,1,0()7,6,3,2()7,6,3,2(333MFmFMF??????))((),( BABABAF ???))()(( DBDCBA ????))()(( DBDCBA ????二 . 簡(jiǎn)答題（每題 5分） 1. 已知 F(a,b,c) =∏M (1,2,4,5)， G(a,b,c)=∑m(0,3,6,7) 則 F 20222022《 數(shù)字邏輯 》 總復(fù)習(xí)測(cè)試題 一、填空題（每空 2分） 1. （ ） 10 =（ ） 2 =（ ） 8 =（ ） 16 2. 已知 [x]補(bǔ) =10110011 ，求 [x]原 = 11001101 ， [x]反 = 10110010 ，真值 x= 1001101 。 G = ∑m3( 0， 3， 6， 7 ) F + G = ∏M3( 1， 2， 4， 5 ) F ⊕ G = 0 。 CBA B CDBDCBAF ???),( AB CD 00 01 11 10 00 1 1 01 1 1 11 1 10 1 1 1 是否存在邏輯險(xiǎn)象： 是 。 input a,b,c。 amp。 （ 1）寫出 F（ X,Y,Z）和 G（ X,Y,Z）的邏輯表達(dá)式； （ 2）給出真值表； （ 3）分析電路功能。 reg F。Bamp。 output [3:0] codeout。 else codeout=4’bzzzz。 assign {s1,s2}=x3+x2+x1。(a|b)| s1amp。（ 10分） （ 1）寫出激勵(lì)方程和輸出方程； （ 2）作激勵(lì) / 狀態(tài)轉(zhuǎn)換表； （ 3）畫初態(tài) Q1Q0=00時(shí)，輸入 x為 00001111時(shí)， Q Q0、 Z的波形圖。 input clk 。 （ 1）畫出上電清 0后，電路的狀態(tài)轉(zhuǎn)換序列； （ 2）說(shuō)明電路功能。 input clk 。 endcase endmodule 13. 根據(jù)狀態(tài)圖建立狀態(tài)轉(zhuǎn)換表，說(shuō)明電路功能并建立 Verilog HDL模型。 4’b0010:q=4’b0011。 default:q=4’b0000。 and A1(W3,A,B,C,D)。 always(n_en or code) begin if(!n_en) dataout=8’b0000_0000。 3’b111:dataout=8’b1000_0000。 output [7:0] f。 endmodule 4. 用 Verilog HDL描述一個(gè)代碼轉(zhuǎn)換電路，要求如下 ：（ 8分 ） （ 1）電路輸入為 8421碼，電路輸出為 2421碼； （ 2）電路具有一個(gè)高有效使能端； （ 3）電路有一個(gè)輸出標(biāo)志，當(dāng)使能無(wú)效或輸入偽碼時(shí)，該標(biāo)志為 1；否則為 0。 always(en or codein) if(en) begin if((codein=4’b0000) amp。 end endmodule 5. 用 Verilog HDL描述一個(gè) 8位數(shù)據(jù)并行傳輸時(shí)，符合奇校驗(yàn)約定的校驗(yàn)位發(fā)生器。 output q 。 endcase endmodule 7. 用 Verilog HDL描述一個(gè)具有高有效同步置位、同步清零的下升沿 D觸發(fā)器。 endmodule 8. 用 Verilog HDL描述一個(gè)滿足下列要求的計(jì)數(shù)器。 else if ( en==1 ) begin if( qout47) qout = qout+1 。（ 8分） moduel counter (clk, x, q) 。 end else begin if((q4’b0011) amp。 output [3:0] q 。要求先畫出能自啟 動(dòng)的狀態(tài)圖，再進(jìn)行描述。 4’b1110:q=4’b1111。 parameter A=2’B00, B=4’B01, C=4’B11。 B : if (x==1) {z,next}={0,C}。 output Y3,Y2,Y1,Y0。~X0。 output [2:1] codeout。 else {flag,codeout}=3’b0_00。 amp。 amp。 reg [8:1] q。 always(posedge clk) begin q=q1。 amp。 amp。 endmodule 15. 設(shè)計(jì)一個(gè)串行輸入， 8位受控輸出的右移移位寄存器。 reg [2:1] codeout。 assign Y0=~X0。X1|X2amp。 C : if (x==1) {z,next}={1,A}。 output z 。 4’b0111:q=4’b0011。 input clk 。 always (posedge clk) case (q) 4’b1110: q=4’b1101 。 (q=4’b1100)) q=q1。 output [4:1] q 。 end else qout = qout 。 module counter (clrn, clk,en, qout, rco) 。 input clk, clr, set, d 。 always (posedge clk or negedge n_clr or negedge n_set) if (n_clr==0) q=0 。（ 6分） module oddcheck(data,check)。 (codein=4’b0100)) {codeout,oe}={codein,0}。 input [3:0] codein。 always(en or d0 or d1or d2 or d3 or sel) if(en) case(sel) 2’b00: f=d0。 endcase end endmodule 3. 用 Verilog HDL描述一個(gè)高有效使能的 8位四選一。 3’b001:dataout=8’b0000_0010。 endmodule W1 W2 W3 X1 X2 X3 ON1 ON2 A1 2. 用 Verilog HDL描述滿足下列要求的 3—8譯碼器 ：