【正文】 （ 10分 ） （ 1）一個低有效使能端； （ 2）譯碼輸出高有效。（ 10分） =1 =1 amp。 4’b0100:q=4’b1011。 input clk。 reg [3:0] q 。 Q3Q2Q1Q0 0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 1010 1011 功能：從 0到 11的模 12計數(shù)器 74LS163 CLK CLR LD ENT ENP QA A QB B QC C QD D RCO 1 CP =1 B0 B1 B2 B3 =1 =1 G0 G1 G2 G3 10. 分析啟動清零后 B3B2B1B0的狀態(tài)轉換序列，列表分析電路功能。 reg [3:1] q 。 J Q0 CP K J Q1 CP K amp。s0amp。 y 189。 （ 1）寫出輸出表達式； （ 2）列真值表并說明電路的綜合功能； （ 3）建 Verilog HDL模型。 always(codein) begin if((codein=4’b0000) amp。~Bamp。(B==C)) F=1。 amp。 CABACABA ???15. 根據(jù)給定的波形，畫出高有效使能 D鎖存器和上升沿 D觸發(fā)器初態(tài)均為 0時的輸出波形。 assign F=~(aamp。 DBBDDCBAF ??),())((),( DBDBDCBAF ???DAC9. 畫出下列同步時序電路 Q1Q0初態(tài)為 00時的波形圖并說明電路功能。 a b f 3. 畫出“ 0110”（不可重）序列檢測器的 Mealy型原始狀態(tài)圖。 4. 已知真值 x = –10010，求 8位字長時， [–x]原 = 00010010 、 [–x]反 = 00010010 、 [–x]補 = 00010010 。 CABACBAFCABACBAF??????),(),(39。 A B C D 0 / 0 1/ 0 0 / 0 0 / 1 輸入 / 輸出 檢測序列為 0100 。 D Q CP D Q CP D Q CP D Q CP 1 Q3 Q2 Q1 Q0 CLK Q3~Q0(t) Q3~Q0(t+1) 0 0 0 0 1 0 0 0 1 0 0 0 1 1 0 0 0 0 0 1 0 0 1 1 0 1 1 1 1 1 1 1 1 1 1 0 0 0 0 0 1 1 0 0 0 0 0 1 0 0 1 1 0 1 1 1 1 1 1 1 1 1 1 0 11. 用隱含表法化簡給定的同步時序電路原始狀態(tài)表，生成最小狀態(tài)表。 AB C 00 01 11 10 0 1 1 d d 1 0 1 1 0 AB C 00 01 11 10 0 1 0 1 0 1 1 d 1 0 AB C 00 01 11 10 0 0 1 d d 1 1 d 0 0 F G Y=F⊕G Y最簡與非式 = 14. 用卡諾圖法判斷下列電路是否存在邏輯險象。 A2 A1 A0 A7 A3 A5 A6 A4 17. 由 74LS138譯碼器及邏輯門構成的組合邏輯電路如下，其中輸入信號 A7~A0 為地址變量。 x3 x2 x1 en d0 d1 d2 d3 d4 d5 d6 d7 y F A B C 0 1 0 0 0 0 0 0 1 CBAA B CmF ??? ? )7,1(3（ 1） （ 2）功能：三變量一致檢測電路 （ 3） module same(A,B,C,F)。 input A,B,C。 A3 A2 A1 A0 B3 B2 B1 B0 S3 S2 S1 S0 CI0 CO4 Y3 Y2 Y1 Y0 8421碼 X3 X2 X1 X0 0 0 0 W 74LS283 ≥1 amp。 else if((codein=4’b0101) amp。 Verilog 模型： module CT (x3,x2,x1,s2,s1)。 output F。 若狀態(tài)分配方案為： A、 B、C、 D分別對應 Q1Q0的取值 00、 0 11， 請將分配后的編碼填在 （ c） 表中 。 8. 畫出圖示同步時序電路初態(tài) Q3Q2Q1=001時的狀態(tài)轉換圖，分析自啟動特性。 3’b010 : q=3’b001 。 所以 ，該電路是一個對 CP進行12分頻的電路 。 4’b1 011: q=4’b0111 。 assign z=(q==4’b1111)?1:0。 4’b1101:q=4’b1110。 output F1,F2,F3。 input [3:1] code。 3’b100:dataout=8’b0001_0000。 input [7:0] d0,d1,d2,d3。 2’b11: f=d3。 output oe。 (codein=4’b1001)) {codeout,oe}={codein+4’b0110,0}。 assign check=~(^data)。 2’b01 : q=0 。 always (negedge clk ) if (clr==1) q=0 。 output rco 。 en ) ? 1 : 0 。amp。要求先畫出能自啟 動的狀態(tài)圖，再進行描述。 4’b0111: q=4’b1110 。 always (posedge clk) case(q) 4’b0000:q=4’b1000。 default: q=4’b0000。 always (posedge clk) now=next 。 endcase endmodule 13. 建立 8421碼轉換成余 3碼的真值表，寫出 4個表達式，建立 Verilog HDL數(shù)據(jù)流 模型。X0|~X2amp。 module encoder_4_2(n_en,a,b,c,d,codeout,flag)。 else if (b==0) {flag,codeout}=3’b1_10。 由題意得： QRDoutd a taQittiti????????)1(8)(1)1( 7,.. .2,1則 （ 1） D觸發(fā)器實現(xiàn) Q2 Q1 D Q CP D Q CP D Q CP Q8 Q7 Q6 CLK D Q CP D Q CP D Q CP D Q CP D Q CP Q5 Q4 Q3 data amp。 RD out8 out7 out6 out5 out4 out3 out2 out1 S1 S0 Rin A B C D Lin CLK CLR QA QB QC QD 0 74LS194 S1 S0 Rin A B C D Lin CLK CLR QA QB QC QD 1 74LS194 RD out8 out7 out6 out5 out4 out3 out2 out1 CLK 1 0 data amp。 則 （ 2） 194實現(xiàn) module shift_r (data,clk,RD,out)