【正文】 }。~X1amp。 else if (d==0) {flag,codeout}=3’b1_00。 amp。 q[8]=data。 amp。 reg flag。X0。 reg z 。 output [3:0] q 。 else q=4’b1100。 end assign rco = ( qout==47 amp。 output q 。 input [8:1] data。 input en。要求先畫出模塊框圖， 再進行描述。 module design2(n_en,code,dataout)。 4’b1011:q=4’b1100。 always (posedge clk) case (q) 4’b1110: q=4’b1101 。 always (posedge clk) case (q) 3’b001 : q=3’b100 。(a^b)。 1 =1 =1 amp。~C。 F G ?? )7,4,2,1(3mF?? )7,3,2,1(3mGX Y Z F G 0 0 0 0 0 0 0 1 1 1 0 1 1 0 1 0 1 0 1 1 1 0 0 1 0 1 0 1 0 0 1 1 0 0 0 1 1 1 1 1 （ 1） （ 2） （ 3）功能：全減器，其中， X：被減數 Y：減數 Z：低位向本位的借位 F：本地差 G：本位向高位的借位 2. 分析數據選擇器 74LS151構成的邏輯電路功能。b)|(b^c)。 a b f 0 0 1 0 1 0 1 0 0 1 1 1 bafbaabf????或者A B C D 0 / 0 1/ 0 1 / 0 0 / 1 輸入 / 輸出 1 / 0 0 / 0 1 / 0 1/ 0 5. 根據給定的 Moore型狀態(tài)表畫出狀態(tài)圖。 BABA)B,A(F ??7. 當采用奇校驗時，若校驗位是 1，則信息碼中應有 偶數 個 1。 10. 填寫下列同步時序電路的狀態(tài)轉換表。 0011/0 0100/0 1100/1 1011/0 1010/0 1001/0 1000/0 0111/0 0110/0 0101/0 其它 /0 0Y6Y7Y 1Y2Y3Y4Y5Y1GB2GA2GC B A0Y/6Y/7Y/ 1Y/2Y/3Y/4Y/5Y/≥1 amp。 endmodule （ 3） module same(A,B,C,F)。 (codein=4’b0100)) codeout=codein。 input a,b,s1,s0。 X CLK Z CLK X Q1 Q0 Z X Q1 Q0 J1 K1 J0 K0 Q1(t+1) Q0(t+1) Z 激勵方程： 01100 XQKJ XKJ ?? ??輸出方程： 01Z?000 00 00 0 0 0 001 00 00 0 1 0 010 00 00 1 0 0 011 00 00 1 1 1 100 00 11 0 1 0 101 11 11 1 0 0 110 00 11 1 1 0 111 11 11 0 0 1 功能： X=1，模 4加 1計數，計到 11時產生循環(huán)進位 Z=1； X=0時，停止計數。 CP /CLR F 狀態(tài)變換序列： QD QC QB QA 0 0 0 0 0 0 1 0 0 0 1 1 0 1 0 0 0 1 1 0 0 1 1 1 1 0 0 0 1 0 1 0 1 0 1 1 1 1 0 0 1 1 1 0 1 1 1 1 F = QD， 12個 CP脈沖 ，F輸出 1個脈沖 ， 占空比50%。 output [4:1] q。 input A,B,C,D。 3’b011:dataout=8’b0000_1000。 2’b10: f=d2。amp。 else case ({ j,k }) 2’b00 : q=q 。 output [5:0] qout 。 always (posedge clk) begin if (x==0) begin if((q=4’b0011) amp。 4’b1 011: q=4’b0111 。 4’b0001:q=4’b0000。 default : {z,next}={0,A}。（ 8分） （ 1）電路具有一個低有效使能端； （ 2）電路具有一個編碼輸出有效標志。 方法一：用上升沿 D 觸發(fā)器和邏輯門設計，畫出電路圖； 方法二：用 74LS194和邏輯門設計，畫出電路圖； 方法三：用 Verilog HDL描述。 amp。 input data,clk,RD 。 amp。 input a,b,c,d。（ 10分） X3 X2 X1 X0 Y3 Y2 Y1 Y0 0000 0011 0001 0100 0010 0101 0011 0110 0100 0111 0101 1000 0110 1001 0111 1010 1000 1011 1001 1100 1010 dddd 1011 dddd 1100 dddd 1101 dddd 1110 dddd 1111 dddd 021233 XXXXXY ???01212022 XXXXXXXY ???01011 XXXXY ??00 XY ?module codetrans (X3,X2,X1,X0,Y3,Y2,Y1,Y0)。 endcase endmodule q[3:0] 0000 1000 1100 1110 1111 0111 0011 0001 其它 12. 畫出“ 011”序列檢測器的原始狀態(tài)圖，再用 Verilog HDL建模。 default : q=8’b1110 。 (q4’b1100)) q=q+1。 reg [5:0] qout 。 2’b10 : q=1 。 else {codeout,oe}=5’b11111。 default:f=8’b00000000。 3’b101:dataout=8’b0010_0000。 wire W1,W2,W3。 always(posedge clk) case(q) 4’b0000:q=4’b0001。 12. 分析圖示電路，寫出啟動清玲后電路的狀態(tài)轉換序列，說明功能并建立 Verilog HDL 模型。建立可自啟動的 Verilog HDL模型。 assign F=~s1amp。amp。 output F。試填寫表格。 A B C D E 0 1 S(t) S(t+1) / z(t) x 原始狀態(tài)表 A / 0 B / 0 A / 0 C / 0 D / 1 C / 0 D / 1 E / 1 D / 1 E / 1 12. 已知某組合電路的輸出表達式為