【正文】 脈沖時，蜂鳴器蜂鳴，改變輸入頻率可以改變蜂鳴器的響聲。如圖 25 所示為共陽數(shù)碼管及其電路，數(shù)碼管有 8 個段分別為： h、 g、 f、 e、 d、 c、 b 和 a（ h 為小數(shù)點） ，只要公共端為高電平“ 1” ，某個段輸出低電平“ 0”則相應的段就亮。 核心板包含一個 50MHz 的有源晶振作為系統(tǒng)的時鐘源。 EP1C6Q240C8 的輸入的時鐘頻率范圍為 ~387MHz，經過內部的 PLL 電路后可輸出 ~275MHz的系統(tǒng)時鐘。本系統(tǒng)采用的是 JTAG 配置模式下載配置數(shù)據(jù)到 FPGA。 圖 混合設計層次 圖 浙江理工大 學科技與藝術學院本科畢業(yè)設計 (論文 ) 13 第三章 數(shù)字化時鐘系統(tǒng)硬件設計 系統(tǒng) 核心板電路分析 本系統(tǒng)采用的開發(fā)平臺標配的核心板是 QuickSOPC,可以實現(xiàn) EDA、 SOP 和 DSP 的實驗及研發(fā)。 ? 能夠使用門和模塊實例化語句在結構級進行結構描述。 ? Verilog HDL 語言的描述能力能夠通過使用編程語言接口（ PLI）機制進一步擴展。 ? 可采用三種不同方式或混合方式對設計建模。 Verilog HDL 提供了擴展的建模能力，其中許多擴展最初很難理解。被建模的數(shù)字系統(tǒng)對象的復雜性可以介于簡單的門和完整的電子數(shù)字系統(tǒng)之間。 （ 8）【 simulation tool】選項：對編譯過電路進行功能仿真和時序仿真。 圖 II 菜單欄設定引腳下拉圖 4) 【 processing】菜單 【 processing】菜單的功能是對所設計的電路進行編譯和檢查設計的正確性。 （ 3）【 Timing Ananlysis Setting】選項：為當前設計的 tpd、 tco、 tsu、 fmax 等時間參數(shù)設定時序要求。點擊后彈出對話框。 第三章根據(jù)系統(tǒng)設計要求，著手對數(shù)字化時鐘系統(tǒng)軟件進行功能的實現(xiàn)，將各功能模塊有機結合，實現(xiàn)時鐘走時，實現(xiàn)鬧鈴、整點報時附加功能。 二十一世紀的今天，最具代表性的計時產品就是電子時鐘，它是近代世界鐘表業(yè)界的第三次革命。 隨著現(xiàn)場可編程門陣列 ( field programmable gate array ， FPGA) 的出現(xiàn)，電子系統(tǒng)向集成化、大規(guī)模和高速度等方向發(fā)展的趨勢更加明顯， 作為可編程的集成度較高的 ASIC，可在芯片級實現(xiàn)任意數(shù)字邏輯電路，從而可以簡化硬件電路，提高系統(tǒng)工作速度，縮短產品研發(fā) 周期。 摘 要 本設計為一個多功能的數(shù)字時鐘，具有時、分、秒計數(shù)顯示功能，以 24 小時循環(huán)計數(shù)；具有校對功能。故利用 FPGA 這一新的技術手段來研究電子鐘有重要的現(xiàn)實意義。第一次是擺和擺輪游絲的發(fā)明，相對穩(wěn)定的機械振蕩頻率源使鐘表的走時差從分級縮小到秒級，代表性的產品就是帶有擺或擺輪游絲的機械鐘或表。 第四章按照設計思路，在聯(lián)機調試過程中，對時鐘系統(tǒng)的不足和缺點進行分析，將調試過程作重點的記錄。單擊對話框最上第一欄右側的“?”按鈕，找到文件夾 已存盤的文件，再單擊打開按鈕，既出現(xiàn)如圖所示的設置情況。 6 （ 4）【 EDA tool setting】選項： EDA 設置工具。 （ 1）【 Stop process】選項：停止編譯設計項目。 （ 9）【 classic timing analyzer tool】選項： classic 時序仿真工具。數(shù)字系統(tǒng)能夠按層次描述，并可在相同描述中顯 式地進行時序建模。但是， Verilog 浙江理工大 學科技與藝術學院本科畢業(yè)設計 (論文 ) 11 HDL 語言的核心子集非常易于學習和使用，這對大多數(shù)建模應用來說已經足夠。這些方式包括：行為描述方式— 使用過程化結構建模；數(shù)據(jù)流方式 — 使用連續(xù)賦值語句方式建模；結構化方式 —使用門和模塊實例語句描述建模。 PLI 是允許外部函數(shù)訪問 Verilog 模塊內信息、允許設計者與模擬器交互的例程集合。 ? 如圖顯示了 Verilog HDL 的混合方式建模能力，即在一個設計中每個模塊均可以在不同設計層次上建模。本系統(tǒng)采用 QuickSOPC 標準配置為 Altera 公司的 EP1C6Q240C8 芯片。 通過 JTAG 結果，利用 Quartus II 軟件可以直接對 FPGA 進行單獨的硬件重新配置。當輸入時鐘頻率較低時，可以使用 FPGA 的內部 PLL 調整 FPGA 所需的系統(tǒng)時鐘，使系統(tǒng)運行速度更快。為了得到 一個穩(wěn)定、精確的時鐘頻率，有源晶振的供電電源經過了 LC 濾波。 圖 七段數(shù)碼管顯示電路圖 從電路可以看出，數(shù)碼管是共陽的，當位碼驅動信號為 0 時，對應的數(shù)碼管才能操作；當段碼驅動信號為 0 時，對應的段碼點亮。因此可以利用一個 PWM 來控制 BEEP，通過改變 PWM 的頻率來得到不同的聲響，也可以用來播放音樂。 LED 顯示模塊： 根據(jù)實際的需求顯示計時模塊的時間，還是鬧鐘設定 模塊的時間， 8 個七段碼 LED數(shù)碼管，進行掃描方式顯示數(shù)據(jù)。 // 數(shù)碼管選擇輸出引腳 a output [7:0] seg。 //定義計數(shù)中間寄存器 reg [23:0] hour = 2439。 reg [4:0] dout2 = 539。hffff。 分頻模塊 實現(xiàn) 分頻 模塊描述 對于分頻模塊，關鍵是生成個 1Hz 的時鐘信號。d0。 //置位秒標志 end End 分頻模塊仿真 通過設置功能仿真，檢查代碼的正確性 仿真結果 圖 分頻模塊波形仿真圖 右上圖可以知道，計數(shù)寄存器 count 累加到 23999 時，重新變?yōu)?0，共計數(shù)了 24000個值。從功能上講分別為模 60 計數(shù)器，模 60 計數(shù)器和模 24 計數(shù)器。 // 秒的十位加一 if(hour[7:4] = 439。 hour[15:12] = hour[15:12] + 139。ha) //加到 10，復位 begin hour[19:16] = 439。當 hour 的時間為 235959 是，下一個計數(shù)器的值為 000000,hour 寄存器歸零，相當于半夜 0 點的時刻。 dout2 = dout1。 浙江理工大 學科技與藝術學院本科畢業(yè)設計 (論文 ) 25 鬧鐘模塊實現(xiàn) 鬧鐘模塊設計 本設計中，判斷鬧鈴時間到，是通過判定時鐘系統(tǒng)實時時間的時鐘與分鐘是否分別等于設定的鬧鈴時間的時鐘、分鐘、秒鐘。當鬧鈴設置為整點是，會先進行整點報 時，然后進入鬧鈴。h0。 //中音 4 的分頻系數(shù)值 439。hb327。h8:beep_count_end = 1639。h8:beep_count_end = 1639。 //鬧鈴響起后，需要手動關閉鬧鈴 浙江理工大 學科技與藝術學院本科畢業(yè)設計 (論文 ) 27 else if ((clktime[23:0] = hour[23:0])amp。 下面輸入的端口為鬧鐘設定鍵被按下，七段數(shù)碼管會顯示鬧鐘設定情況下數(shù)碼管所對應的數(shù)字。ha。 //顯示 439。 //秒十位 439。d13:disp_dat = 439。 //顯示 endcase //數(shù)碼管選擇 case(count1[3:1]) //選擇數(shù)碼管顯示位 339。b11111011。d5:dig_r = 839。 //選擇第八個數(shù)碼管顯示 endcase end //數(shù)碼管顯示 always (posedge clk) begin case(disp_dat) 439。ha4。h5:seg_r = 839。 //顯示 7 439。hbf。 30 第五章 系統(tǒng)調試及運行結果分析 硬件調試 在軟件聯(lián)機調試之前，首先要確定硬件是否完全正確。 （ 1）顯示模塊調試 本系統(tǒng)功能完整運行離不開正確顯示，所以顯示模塊的實現(xiàn)非常重要，在聯(lián)機調試第一步就要確定系統(tǒng)的顯示是否能夠正常運行。調試過程中出現(xiàn)了一些問題，并一一解決： （ 1）在進行系統(tǒng)聯(lián) 機調試時，要注意電源是否接通， PC 機的接口和核心板上的JTAG 下載口是否連接正確。最終發(fā)現(xiàn)是分頻程序中沒有正確的對時鐘脈沖信號進行正確的分頻 。在 Verilog HDL語言的學習上還存在一些問題，沒有深入的學習，對于有些語法錯誤，還需要仔細的查找。例如按鍵太多，操作起來沒那么的方便等等。 （ 4） 鍵盤調整時間程序中，出現(xiàn)了無法正常調時情況，按鍵盤后，時間信息沒有改變 或者改變過多 。 （ 2）顯示模塊正確調試之后，進行時鐘系統(tǒng)的調試過程中，出現(xiàn)時間信息并沒有顯示在屏幕上，而在對應時間信息的位置上顯示的是 “”。此模塊調試結果如圖 41 所示： 圖 顯示模塊調試圖 （ 2）時間系統(tǒng)模塊調試 確定系統(tǒng)顯示成功后，進行時間系統(tǒng)的調試。 引腳分布 如下 表 51： 表 51 引腳分布圖 ： 信號 引腳 說明 信號 引腳 說明 seg[0] 169 數(shù)碼管斷信號選擇 dig[0] 160 數(shù)碼管片選信號控制 seg[1] 170 dig[1] 159 seg[2] 167 dig[2] 162 seg[3] 168 dig[3] 161 seg[4] 165 dig[4] 215 seg[5] 166 dig[5] 216 seg[6] 163 dig[6] 213 seg[7] 164 dig[7] 214 key[0] 121 秒加 1 控制 clk 28 時鐘信號 key[1] 122 分加 1 控制 Beep 175 蜂鳴器信號 key[2] 123 時加 1 控制 key[3] 124 鬧鐘控制 key[4] 143 時間校準控制 浙江理工大 學科技與藝術學院本科畢業(yè)設計 (論文 ) 31 軟件調試 在確定好硬件系統(tǒng)正確之后，我對本設計進行分模塊的軟件調試。hff。h80。 //顯示 5 439。h3:seg_r = 839。hc0。 //選擇第六個數(shù)碼管顯示 339。d3:dig_r = 839。b11111110。 //顯示 439。ha。 //時個位 439。d3:disp_dat = clktime[11:8]。 圖 顯示模塊 圖 顯示模塊實現(xiàn) //數(shù)碼管顯示內容 28 always (posedge clk) begin case({keyen[0],count1[3:1]}) //選擇掃描顯示數(shù)據(jù) 439。 clktime_en = 139。 //高音 7 的分頻系數(shù)值 default:beep_count_end = 1639。 //中音 4 的分頻系數(shù)值 default:beep_count_end = 1639。h6:beep_count_end = 1639。h7794。 //取反輸出信號 end end always (posedge clk) begin if (!beepen) case(hour[3:0]) //整點報時音樂內容 439。 模塊框圖如下 圖 ： 26 蜂鳴器模塊實現(xiàn) //蜂鳴器的計數(shù)定時器 always(posedge clk) begin beep_count = beep_count + 139。 正常情況下，鬧鈴時間到會進行為時 1 分鐘的蜂鳴報時，可以通過按下鬧鐘按鍵 key[3]使其停止。 //連續(xù)賦值 end always (negedge key_done[4]) begin keyen[1] = ~keyen[1]。 按鍵處理模塊實現(xiàn) 按鍵處理 模塊描述 框圖如下 圖 ： 圖 按鍵控制功能圖 模塊講計時部分和時 間調整部分整合到一起，正常態(tài)的時候，時間正常運行，當key[5]被按下時，進入時間校準，可以通過 key[2:0]三個鍵，分別對秒，分，時進行加 1操作，從而進行時間校準。 hour[23:20] = hour[23:20] + 139。 //分十位加一 if(hour[15:12] = 439。h0。b1。所以， sec 信號的頻率為 1Hz，滿足設計要求。 //置位秒標志 end end //秒信號產生部分 always (posedge clk1) // 定義 clock 上升沿觸發(fā) begin count1 = count1 + 139。 1Hz 的信號的產生用來產生時鐘的秒脈沖， 框圖如下 圖 ： 圖 分頻模塊 圖 分頻模塊設計 本系統(tǒng)程序設計 時鐘的準確與否主要取決于秒脈沖的精確度。b1。 reg [4:0] dout3 = 539。 // 定義現(xiàn)在時刻寄存器 reg [23:0] clktime = 2