【正文】 t 3 圖 分頻模塊 frequence_div： 這段分頻器完成對 50Mhz 的 1分頻操作。//板子提供的最高時鐘 output cp_1。b1。 input clk,reset,call_up_1,call_up_2,call_up_3,call_up_4,call_up_5,call_down_2,call_down_3,call_down_4,call_down_5,call_down_6,request_1,request_2,request_3,request_4,request_5,request_6。 reg [2:0] count。b0000010, DOWN=739。b000010, FLOOR3=639。 //定義門打開和門關 閉的符號常量 parameter OPEN=139。(~forbid))。 always (posedge real_clk or posedge reset) if(reset) count=0。 end else LiftState=NextState。 end 山東建筑大學信息與電氣工程學院學院課程設計說明書 18 else if((up_allpos)||(down_allpos))//上下請求中有當前樓層之上的請求否 NextState=UP。amp。 else//下降請求中只有當前樓層之下的請求 NextState=DOWN。amp。amp。amp。FLOOR1)posamp。FLOOR3)posamp。FLOOR5)posamp。 else if(up_all0) begin if(((up_allamp。FLOOR2))||((up_allamp。FLOOR4))||((up_allamp。FLOOR6))) NextState=DOWN。(pos==FLOOR1)) NextState=UPSTOP。//開門 5 周期后，關門 end CLOSEDOOR: 山東建筑大學信息與電氣工程學院學院課程設計說明書 20 begin if(UpDnFlag==UPFLAG)//開門關門前電梯是處于上升狀態(tài)嗎 begin if((request_allamp。pos)0)//有當前樓層的下降請求信號，且更上層無下降請求 NextState=OPENDOOR。FLOOR1)posamp。FLOOR3)posamp。FLOOR5)posamp。 else if(((down_allamp。FLOOR2))||((down_allamp。FLOOR4))||((down_allamp。FLOOR6))) NextState=DOWN。(up_allamp。(up_allamp。(up_allamp。pos)0) NextState=OPENDOOR。 else begin NextState=WAIT。 UpDnFlag=STATIC。 DoorFlag=CLOSED。 end CLOSEDOOR: begin pos=pos。 input cp_50M。//0 639。b011_0000。b100000:out=739。b001_0010。//2 639。b000000:out=739。 end endcase end endmodule 數(shù)碼管譯碼模塊 module display_decode(cp_50M,in,out,over_alarm)。 DoorFlag=OPEN。 UpDnFlag=DNFLAG。//PosOut 的輸出慢 pos 一個時鐘周期 case(NextState) WAIT: //狀態(tài)為 WAIT 時 ,樓層不變 ,門是關閉的 ,電梯是靜止的 ,其他模式的情況請大家自己推導 begin pos=pos。 end else if((up_allpos)||(down_allpos)) NextState=UP。 else NextState=WAIT。FLOOR6)posamp。FLOOR4)posamp。FLOOR2)posamp。amp。amp。amp。(request_allamp。(request_allamp。(request_allamp。pos)) NextState=OPENDOOR。((down_all^pos)pos)) NextState=UP。//?？?1 時鐘周期后開門 end OPENDOOR: begin if(count5)//開門不足 5 周期，則繼續(xù)轉移到開門狀態(tài) NextState=OPENDOOR。pos)amp。amp。amp。amp。(down_allamp。(down_allamp。(down_allamp。FLOOR6))) NextState=DOWN。FLOOR4))||((request_allamp。FLOOR2))||((request_allamp。 else if(((request_allamp。amp。//有，下一狀態(tài)轉為 UPSTOP(?？亢笠?1s 才開門 ,UPSTOP即為這 1s 的過渡期 ) else if((request_allpos)||(up_allpos))//停靠或上升請求中有當前樓層之上的請求否 NextState=UP。pos)||(down_allamp。 display_decode_count h2(cp_50M,count,count_out)。b0}。b00。b1, FALSE=139。 //定義樓層的符號常量 parameter FLOOR1=639。 //定義電梯 7 種狀態(tài)的符號常量 parameter WAIT=739。 wire [6:0]count_out。//計數(shù)器輸出，便于我控制開關門的狀態(tài)顯示 output [2:0]count。h0000000。我在此對各位老師表示誠摯的感謝！ 山東建筑大學信息與電氣工程學院學院課程設計說明書 14 參考文獻 [1] 黃仁欣 ． EDA 技術實用教程 ． 北京 ： 清華大學出版社 ， 20xx [2] 潘松 ， 黃繼業(yè) ． EDA 技術與 VHDL． 北京：清華大學出版社， 20xx [3] 江國強編著． EDA 技術與應用（第三版）． .北京：電子工業(yè)出版社， 20xx [4] 夏宇聞編著． Verilog HDL 數(shù)字系統(tǒng)設計教程． .北京：北京航空航天大學出版社， 20xx [5] 周祖成，程曉軍，馬卓釗編著．數(shù)字電路與系統(tǒng)教學實驗教程．北京：科學出版社， 20xx [6] 周潤景，蘇良碧．基于 Quartus II 的數(shù)字系統(tǒng) Verilog HDL 設計實例詳解．北京：電子工業(yè)出版社， 20xx [7] (美國 )Sanir Palnitkar 譯者：夏宇聞 胡燕祥 刁嵐松 ． Verilog HDL數(shù)字設計與綜合（ 第 2版 ）．北京： 電子工業(yè)出版社 ， 20xx [8] 云創(chuàng)工作室 ． Verilog HDL 程序設計與實踐 ．北京： 人民郵電出版社 ，20xx [9] 劉福奇 ， 劉波 ． Verilog HDL 應用程序設計實例精講 ．北京： 電子工業(yè)出版社 ， 20xx [10] 張延偉 ， 楊金巖 ， 葛愛學 ． verilog hdl 程序設計實例詳解．北京：人民郵 電出版社 ， 20xx 山東建筑大學信息與電氣工程學院學院課程設計說明書 15 附錄 分頻模塊 module frequence_div(cp_50M,cp_1)。 （ c）計數(shù)器部分。//定義電梯上升，下降和靜止的符號山東建筑大學信息與電氣工程學院學院課程設計說明書 8 常量