【正文】 SDRAM_CKE Pin_Y3 SDRAM_RAS Pin_T2 SDRAM_CAS Pin_T1 表 28 SDRAM 與 FPGA 管腳配置表 板載模塊接口 晶振 核心 板上提供了高精度、高穩(wěn)定性 50MHz 時鐘，該時鐘直接與 FPGA 的PINL1（ GCLK0） 引腳相連。 信號名稱 對應(yīng) FPGA 管腳名稱 功能 說明 NOR_FLASH_ADDR[0] Pin_AA12 Nor Flash 地址總線 NOR_FLASH_ADDR[1] Pin_AB12 NOR_FLASH_ADDR[2] Pin_AA11 NOR_FLASH_ADDR[3] Pin_AB11 NOR_FLASH_ADDR[4] Pin_AA10 NOR_FLASH_ADDR[5] Pin_AB10 NOR_FLASH_ADDR[6] Pin_AA9 NOR_FLASH_ADDR[7] Pin_AB9 NOR_FLASH_ADDR[8] Pin_AB7 NOR_FLASH_ADDR[9] Pin_AA6 NOR_FLASH_ADDR[10] Pin_AA18 NOR_FLASH_ADDR[11] Pin_AB6 NOR_FLASH_ADDR[12] Pin_AA5 NOR_FLASH_ADDR[13] Pin_AB5 NOR_FLASH_ADDR[14] Pin_AA4 14 NOR_FLASH_ADDR[15] Pin_AB4 NOR_FLASH_ADDR[16] Pin_AA3 NOR_FLASH_ADDR[17] Pin_AB20 NOR_FLASH_ADDR[18] Pin_AA8 NOR_FLASH_ADDR[19] Pin_AB19 NOR_FLASH_ADDR[20] Pin_AA19 NOR_FLASH_ADDR[21] Pin_AB16 NOR_FLASH_ADDR[22] Pin_AB3 NOR_FLASH_DATA[0] Pin_AB14 Nor Flash 數(shù)據(jù)總線 NOR_FLASH_DATA[1] Pin_AA14 NOR_FLASH_DATA[2] Pin_AB15 NOR_FLASH_DATA[3] Pin_AA15 NOR_FLASH_DATA[4] Pin_AA16 NOR_FLASH_DATA[5] Pin_AB17 NOR_FLASH_DATA[6] Pin_AA17 NOR_FLASH_DATA[7] Pin_AB18 NOR_FLASH _CS Pin_AB13 片選信號 NOR_FLASH _RD Pin_AA13 讀信號 NOR_FLASH _WE Pin_AA7 寫信號 表 26 Nor Flash 與 FPGA 管腳配置表 Nand Flash 為了滿足能夠在嵌入式 RTOS 中有足夠的空間創(chuàng)建文件系統(tǒng)或滿足開發(fā)人員存儲海量數(shù)據(jù)的需求， EP2C35 核心板上除了提供 8Mbytes NOR Flash 外，還有一片具有 64Mbytes 容量的 NAND Flash—— K9F1208U0M。 圖 25 SRAM 與 FPGA 連接框圖 信號名稱 對應(yīng) FPGA 管腳名稱 功能 說明 SRAM_ADDR[0] Pin_AA11 SRAM 地址總線 SRAM_ADDR[1] Pin_AB11 SRAM_ADDR[2] Pin_AA10 SRAM_ADDR[3] Pin_AB10 SRAM_ADDR[4] Pin_AA9 SRAM_ADDR[5] Pin_AB9 SRAM_ADDR[6] Pin_AB7 SRAM_ADDR[7] Pin_AA6 SRAM_ADDR[8] Pin_AA18 SRAM_ADDR[9] Pin_AB6 SRAM_ADDR[10] Pin_AA5 11 SRAM_ADDR[11] Pin_AB5 SRAM_ADDR[12] Pin_AA4 SRAM_ADDR[13] Pin_AB4 SRAM_ADDR[14] Pin_AA3 SRAM_ADDR[15] Pin_AB20 SRAM_ADDR[16] Pin_AA8 SRAM_ADDR[17] Pin_AB19 SRAM_DATA[0] Pin_AB14 SRAM 數(shù)據(jù)總線 SRAM_DATA[1] Pin_AA14 SRAM_DATA[2] Pin_AB15 SRAM_DATA[3] Pin_AA15 SRAM_DATA[4] Pin_AA16 SRAM_DATA[5] Pin_AB17 SRAM_DATA[6] Pin_AA17 SRAM_DATA[7] Pin_AB18 SRAM_DATA[8] Pin_Y21 SRAM_DATA[9] Pin_Y22 SRAM_DATA[10] Pin_W21 SRAM_DATA[11] Pin_W22 SRAM_DATA[12] Pin_V21 SRAM_DATA[13] Pin_V22 SRAM_DATA[14] Pin_U21 SRAM_DATA[15] Pin_U22 SRAM_DATA[16] Pin_R21 SRAM_DATA[17] Pin_R22 SRAM_DATA[18] Pin_R20 SRAM_DATA[19] Pin_N21 SRAM_DATA[20] Pin_N22 SRAM_DATA[21] Pin_K22 SRAM_DATA[22] Pin_K21 SRAM_DATA[23] Pin_J22 12 SRAM_DATA[24] Pin_J21 SRAM_DATA[25] Pin_G20 SRAM_DATA[26] Pin_G22 SRAM_DATA[27] Pin_G21 SRAM_DATA[28] Pin_F22 SRAM_DATA[29] Pin_F21 SRAM_DATA[30] Pin_E22 SRAM_DATA[31] Pin_E21 SRAM_BE[0] Pin_T21 SRAM 數(shù)據(jù)選擇 SRAM_BE[1] Pin_T22 SRAM_BE[2] Pin_C22 SRAM_BE[3] Pin_D21 SRAM_CS Pin_AA20 SRAM 片選信號 SRAM_RD Pin_D22 SRAM 讀信號 SRAM_WR Pin_C21 SRAM 寫信號 表 25 SRAM 與 FPGA 管腳配置表 Nor Flash 核心板上提供了 1 片容量為 8Mbytes（ 8M 8bits） NOR Flash 存儲器 —AM29LV065D，在 FPGA 器件上實現(xiàn)的 NIOS/NOISII 嵌入式處理器可以使用FLASH 存儲器作為通用只讀存儲器和非易失性存儲器，用戶可以將基于NIOS/NIOSII 處理器的應(yīng)用程序通過編程器寫入到該 FLASH 中，在程序運(yùn)行前，將 FLASH 中的代碼復(fù)制到其它速度更快的易失性存儲器中（如 SRAM、 SDRAM等），然后運(yùn)行?；谧畲笮实奶厥庠O(shè)計，串行配置器件在最低成本的同時提供了一系列先進(jìn)的性能。行用英文字母表示，列用數(shù)字 來表示，通過行列的組合來確 圖 23 BGA 封裝 定是哪一個管腳。板上提供了大容量的 SRAM、 SDRAM、 Nor Flash 和 Nand Flash； 50M 高速可靠的時鐘以及常用的用戶自定義按鍵和 LED 接口以及七段數(shù)碼管等顯 示。 bit 和 byte Bit(位 ) 二進(jìn)制數(shù)系統(tǒng)中，每個 0或 1就是一個位 (bit)，位是內(nèi)存的最小單位。該平臺由 NIOSII－ EP2C35 核心板 、EDA/SOPC系統(tǒng) 板 組成，每個 子 板卡 上的模塊 的說明將在后面的章節(jié)中做詳細(xì)說明。 FPGA 創(chuàng)新實驗平臺 是根據(jù)現(xiàn)代電子發(fā)展的方向，集 EDA和 SOPC系統(tǒng)開發(fā)為一體的綜合性實驗開發(fā)系統(tǒng)，除了滿足高校專、本科生和研究生的 SOPC教學(xué)實驗開發(fā)之外，也是電子設(shè)計和電子項目開發(fā)的理想工具。 附錄一：核心板上 FPGA 與開發(fā)平臺系統(tǒng)各模塊之間的管腳分配說明。 3 第二節(jié) NIOSIIEP2C35 核心板概述 － EP2C35 核心板資源 NIOSII－ EP2C35 核心板是基于 Altera CycloneII 器件而開發(fā)的一款嵌入式系統(tǒng)開發(fā)平臺，它可以為開發(fā)人員提供以下資源： Altera CycloneII EP2C35F484C8 FPGA 4 Mbits 的 EPCS4 配置芯片 1 Mbytes SRAM （ 256K 32bit） 8 Mbytes NOR Flash ROM 32Mbytes SDRAM 64M bytes NAND Flash 4 個用戶自定義按鍵輸入 4 個用戶自定義 LED 顯示 1 個七段碼 LED 數(shù)碼管顯示 標(biāo)準(zhǔn) AS 編程接口和 JTAG 調(diào)試接口 50MHz 高精度時鐘源 三個間距 標(biāo)準(zhǔn)擴(kuò)展接口供用戶自由擴(kuò)展 系統(tǒng)上電復(fù)位電路 電源管理模塊，輸出功率、電壓穩(wěn)定的電源 支持 +5V 直接輸入 核心板 系統(tǒng)功能 NIOSII－ EP2C35 核心 板是在經(jīng)過長期用戶需求考察后，結(jié)合目前市面上以及實際應(yīng)用需要，同時兼顧入門學(xué)生以及資深開發(fā)工程師的應(yīng)用需求而研發(fā)的。 33， 216 LEs（邏輯單元） 105 M4K Memory Blocks 483， 840 total RAM bits 4PLLs（鎖相環(huán)） 322 user I/O pins（用戶可用 I/O） Fineline BGA324pin package（封裝） BGA 是英文 Ball Grid Array Package的縮寫，即球柵陣列封裝。 AS 編程接口 AS 接口主要用來給板上 FPGA 的串行配置器件 EPCS16 進(jìn)行編程，故稱其為編程接口，板上也是采用圖 24 所示的 10 針插座，其信號定義見表 23。 高速度 SRAM 和高帶寬數(shù)據(jù)總線，保證了 Nios II CPU可以工作在非常高效的狀態(tài)。 13 圖 26 Nor Flash 與 FPGA 連接框圖 核心板上的 Nor Flash 存儲器主要用來存儲程序代碼和代碼需要的數(shù)據(jù)（如字庫等）。開發(fā)板上的主時鐘源為 50MHz，通過內(nèi)部 PLL 進(jìn)行 3 倍頻可得到穩(wěn)定的 150MHz 時鐘，所以 Nios II CPU 可以在 150MHz 主頻上與 SDRAM 進(jìn)行數(shù)據(jù)交互，數(shù)據(jù)吞吐率高達(dá) 300Mbytes/S，如此高的數(shù)據(jù)交互能力，足以滿足不同開發(fā)人士所需 。按鍵與 FPGA 的硬件連接 如圖210。 復(fù)位按鍵連接到 FPGA 的 B3 引腳上，可以供開發(fā)人員作為 Nios II CPU 的復(fù)位信號。 表 213 所示為七段碼 LED 數(shù)碼管的每段與 FPGA 的管腳連接配置表。 圖 216 電源 管理模塊流程圖 24 擴(kuò)展接口 開發(fā)板上提供的資源模塊占用了部分 FPGA 引腳，除此之外，還有 164 個左右的可用 IO供用戶自定義使用，這些 IO 通過 JP JP JP3 擴(kuò)展接口引出。 ? 1 個標(biāo)準(zhǔn)串行接口。 ? 1 個 4 4 鍵盤輸出陣列。如下圖 32 所示，是系統(tǒng)板的整個功能模塊的布局圖。 ? 其接口采用標(biāo)準(zhǔn)的 8 位微處理器接口。當(dāng) FPGA對 LED燈輸出高電平時， LED燈被點(diǎn)亮，輸出為低電平時 LED燈熄滅。 圖 35 八位七段數(shù)碼管與 FPGA 連接框圖 信號名稱 FPGA I/O 名稱 核心板接口管腳號 功能 說明 Seg[0] Pin_M6 JP1_28 7Seg display “a” Seg[1] Pin_M5 JP1_27 7Seg display “b” Seg[2] Pin_L8 JP1_26 7Seg display “c” Seg[3] Pin_J4 JP1_25 7Seg display “d” Seg[4] Pin_H6 JP1_24 7Seg display “e” Seg[5] Pin_H5 JP1_23 7Seg display “f” Seg[6] Pin_H4 JP1_22 7Seg display “g” Seg[7] Pin_H3 JP1_20 7Seg display “dp” SEL[0] Pin_N6 JP1_31 7Seg COM port setcle SEL[1] Pin_N4 JP1_30 SEL[2] Pin_N3 JP1_29 表 33 八位七段數(shù)碼管 接口與 FPGA 管腳配置表 36 開關(guān)量輸入 八 位按鍵開關(guān)輸入 按鍵開關(guān)輸入模塊就是通過手動按動鍵值為系統(tǒng)提供可控的脈沖信號。要識別按鍵，首先固定輸出 4行為高電平，然后輸出 4列為低電平，如果讀入的