通信原理課程設(shè)計-基于vhdl硬件程序語言的hdb3的編譯碼(存儲版)
【正文】 通信工程專業(yè) 22 END ponent。 my=d。 doutb=d5。 ponent M1 IS PORT(reset,CLK: IN STD_LOGIC。 dout,my: out std_logic。 end if。)or(D1(0)=39。 end process。D0(0)=39。D1(0)=D1(1)。 end process。 signal t:std_logic_vector(1 downto 0)。 譯碼部分： library ieee。 datain: in std_logic_vector(1 downto 0)。 architecture rtl of hdb3 is ponent hdb3a is port(reset,clk,datain: in std_logic。 end process。 dout=01。139。039。 use 。)) then dout=10。 then dout=00。 and D0(0)=39。 end if。139。 通信原理課程設(shè)計（河海大學(xué)） 通信工程專業(yè) 18 D0(2 downto 0)=D0(3 downto 1)。 architecture rtl of hdb is signal D1,D0:std_logic_vector(3 downto 0)。 end。 counter=0。dout=00。 use 。S2(4 DOWNTO 1)。 BEGIN PROCESS(reset,CLK) IS BEGIN IF reset=39。其二，在看曼徹斯特和 CMI 碼時那種串并轉(zhuǎn)化的思想。 仿真波形： 通信原理課程設(shè)計（河海大學(xué)） 通信工程專業(yè) 13 將所有模塊連在一起，構(gòu)成一完整系統(tǒng) ： 模塊圖： 仿真波形： My 是 m 序列的輸出 Doutb 是 HDB3 編碼輸出 Dout 是 HDB3 譯碼輸出 頂層實現(xiàn)模塊總體框圖 : 通信原理課程設(shè)計（河海大學(xué)） 通信工程專業(yè) 14 第三節(jié) HDB3 的示波器觀察的圖形 通信原理課程設(shè)計（河海大學(xué)） 通信工程專業(yè) 15 第三章 總結(jié)及心得 通過一周來的通信原理課程設(shè)計，感覺收獲頗多，雖然這 次的課程設(shè)計時間上有點趕，但畢竟還是做了出來。139。 譯碼部分的仿真波形： 通信原理課程設(shè)計（河海大學(xué)） 通信工程專業(yè) 12 輸入是 1 000 1 +1 000 +1 1 +1 1 00 1 +1 1 輸出是 100001000011000011 二、有了編譯碼模塊，為了驗證我的 HDB3 還要有一信號發(fā)生模塊。139。 and clk39。D0(3)=t(0)。039。 and clk39。139。 dout=11。 正電平 1 end if。 dout=00。 end if。 and clk39。 end if。 and D0(0)=39。139。 process(reset,clk,D1,D0) is begin if reset=39。139。 沒連 4個 0 Start Counter=0 Data_in=0 Counter=counter+1 Counter=3 Data_out=11(v) Counter=0 Data_out=01(1) Counter=0 Data_out=00(0) end no yes no yes 通信原理課程設(shè)計（河海大學(xué)） 通信工程專業(yè) 6 end if。139。 通信原理課程設(shè)計（河海大學(xué)） 通信工程專業(yè) 4 第二章 HDB3 的 VHDL 編程思想及程序 第 一 節(jié) HDB3 的編程思想 分成 3 步來實現(xiàn) ： 1 將消息代碼變成 AMI碼 : 2 檢查 AMI 碼中是否有四個或者四個以上的 0,如果有 ,將第四個 0,設(shè)置成v,極性和它前面的第一個 1極性相同 . 3 檢查加 v后的 AMI碼 ,如果兩個 v之間有偶數(shù)個 1,就將最后一個 1后面的0,設(shè)成 b極性和它前面的 1 的極性相反 .然后使后面的非 0符號從 v開始繼續(xù)變化 ,即 v 的符號和 b的符號一致 ,然后再交錯變化 . 因此編碼碼 模塊分成三個模塊，分別是： ,加 v模塊，加 b模塊和極性轉(zhuǎn)化模塊。這對于定時信號的恢復(fù)是十 分有利的。 FPGA 如同一張白紙或是一堆積木，工程師可以通過傳統(tǒng)的原理圖輸入法，或是硬件描述語言自由的設(shè)計一個數(shù)字系統(tǒng)。 關(guān)鍵詞： FPGA， maxplus 2,HDB3 目錄 第一章 緒論 第一節(jié) FPGA 概論 2 第一節(jié) HDB3 的優(yōu)缺點分析及特點 2 第二節(jié) HDB3 的編碼原理簡介 3 第二章 HDB3 的 VHDL 編程思想及程序 第一節(jié) HDB3 的編程思想 ............................................. 4 第二節(jié) HDB3 的程序及仿真時序圖 ..................................... 4 第 三 節(jié) HDB3 的示波器觀察的圖形 .................................... 14 第三章 總結(jié) 第三章 總結(jié)及心得 ................................................. 15 附錄 A：參考書目 ................................................... 16 附錄 B：程序清單
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