通信原理課程設(shè)計(jì)-基于vhdl硬件程序語(yǔ)言的hdb3的編譯碼-預(yù)覽頁(yè)
【正文】 原理：首先檢查消息代碼的連 0串的情況，當(dāng)沒有 4個(gè)或 4 個(gè)以上連 0串時(shí)，則這時(shí)按照 AMI 碼的編碼規(guī)則對(duì)消息代碼進(jìn)行編碼；當(dāng)出現(xiàn) 4 個(gè)或 4個(gè)以上連 0 串時(shí)，則將每 4個(gè)連 0小段的第四個(gè) 0 變換成與其前一非 0 符號(hào)同極性的符號(hào)。 通信原理課程設(shè)計(jì)（河海大學(xué)） 通信工程專業(yè) 3 HDB3 碼全稱是三階高密度雙極性碼。在 PCB完成以后，還可以利用 FPGA 的在線修改能力，隨時(shí)修改設(shè)計(jì)而不必改動(dòng)硬件電路。當(dāng)然 還有許多其它類型器件，如： Lattice， Vantis， Actel， Quicklogic， Lucent 等。經(jīng)過(guò)了十幾年的發(fā)展，許多公司都開發(fā)出了多種可編程邏輯器件。通信原理課程設(shè)計(jì)（河海大學(xué)） 通信工程專業(yè) 1 摘要 本文詳細(xì)介紹了基于 VHDL 硬件程序語(yǔ)言的 HDB3 的編譯碼，用 FPGA（現(xiàn)場(chǎng)可編程門陣列）來(lái)下載仿真，用示波器來(lái)觀察波形輸出。這樣的 FPGA 實(shí)際上就是一個(gè)子系統(tǒng)部件。可以講 Altera 和 Xilinx 共同決定了 PLD 技術(shù)的發(fā)展方向。通過(guò)軟件仿真，我們可以事先驗(yàn)證設(shè)計(jì)的正確性。 第二 節(jié) HDB3 的優(yōu)缺點(diǎn)分析及特點(diǎn) 為了保持 AMI 的的優(yōu)點(diǎn)而克服其缺點(diǎn)，人們提出了許多種類型的改進(jìn) AMI碼， HDB3 碼就是其中有代表性的碼。 HDB3 碼還是 CCITT 推薦使用的碼型之一。 編碼規(guī)則如下：將 4個(gè)連“ 0”信息碼用取代節(jié)“ 000V”或“ B00V”代替，當(dāng)兩個(gè)相鄰“ V”碼中間有奇數(shù)個(gè)信息“ 1”碼時(shí)取代節(jié)為“ 000V”；有偶數(shù)個(gè)信息“ 1”碼（包括 0個(gè)）時(shí)取代節(jié)為“ B00V”，其它的信息“ 0”碼仍為“ 0”碼，這樣，信息碼的“ 1”碼變?yōu)閹в蟹?hào)的“ 1”碼即“ +1”或“－ 1”。 代碼輸入 譯碼很簡(jiǎn)單這里就不詳細(xì)敘述了。 then counter=0。 and clk39。 if counter=3 then 連 4 個(gè) 0 了 dout=11。 else dout=01。 end process。 and clk39。 D0(2 downto 0)=D0(3 downto 1)。039。139。 and D0(3)=39。 end if。139。 and D0(0)=39。 end if。 then dout=00。event) then if(flag=0 and even=0 and (D1(3)=39。)) then dout=10。 end if。039。 elsif(clk=39。139。 elsif(datain=01 or datain=10) then if even=39。 dout=01。 end if。 end process。 and clk39。 end process。event)then if ((t=11 and D1(3 downto 0)=0001 and D0(3 downto 0)=0001)or(t=01 and D1(3 downto 0)=0000 and D0(3 downto 0)=0001))then D1(3)=39。D1(0)=D1(1)。D0(3)=39。D0(0)=39。D1(0)=D1(1)。 end process。event) then if((D1(0)=39。)or(D1(0)=39。)) then dout=39。 end if。因此我又編了一個(gè)小 m序列發(fā)生器（五級(jí)）。 THEN S1(0)=39。 AND CLK39。 S2=S1。當(dāng)自己將程序完完全全的編出來(lái)的時(shí)候那種成功的喜悅心情真的是無(wú)法描述。其二，可能不是通信原理方面的，是 EDA 方面的，使我對(duì) EDA 的 VHDL 語(yǔ)言更加了解熟悉，另外對(duì)其中一些有用的思想，覺得很有用。覺得這兩點(diǎn)收獲還是很重要的，盡管不是很多。 Y: OUT STD_LOGIC)。039。139。 END IF。 END。 entity hdb3a is port(reset,clk,datain: in std_logic。 begin process(reset,clk,datain) is begin if reset=39。 elsif(clk=39。039。 else dout=00。 end if。 加 b 模塊 library ieee。 datain: in std_logic_vector(1 downto 0)。 signal flag,even:integer range 0 to 1。event)then D1(3)=datain(1)。 end if。 then flag=0。 and clk39。139。 if(D1(0)=39。)then even=even+1。139。 end process。 elsif(clk=39。139。 else dout=D1(0)amp。 end process。 use 。 end entity。 then even=39。139。 then dout=11。139。 else even=39。 else dout=00。 end。 entity hdb3 is port(reset,clk,datain:in std_logic。 dout: out std_logic_vector(1 downto 0))。 dout: out std_logic_vector(1 downto 0))。 dout: out std_logic_vector(1 downto 0))。 B: hdb port map(reset,clk,d1,d2)。 use 。 dout:out std_logic)。 begin t=datain。event)then D1(2 downto 1)=D1(3 downto 2)。 process(clk,datain) is begin if(clk=39。039。D0(0)=D0(1)。039。039。D0(0)=D0(1)。 process(clk)is begin if(clk=39。139。039。139。 end if。 use 。 doutb: out std_logic_vector(1 downto 0))。 ponent hdb3 is port(reset,clk,datain:in std_logic。 Y: OUT STD_LOGIC)。 dout:out std_logic)。 d2:M1 port map(reset,clk,d)。 結(jié)束
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