【正文】 9。039。) and (rp_done =39。 end if。039。039。) and (do_writea =39。 end if。139。) or (do_writea =39。 mand_done = 39。 if(mand_delay(0) = 39。 else rp_done = rp_shift(0)。039。 oe3 = 39。)then if(do_writea1 = 39。001039。100039。039。 end if。139。 end if。 DATAIN :in std_logic_vector(DSIZE1 downto 0)。architecture RTL of sdr_data_path is signal declarations signal DIN1 : std_logic_vector(DSIZE1 downto 0)。 DIN2 =(others=39。 DM1 = DM。use 。 BANKSTART :integer:=20。 DATAINOUT :out std_logic_vector(DSIZE1 downto 0)。 WE_N :out std_logic。 COLSIZE :integer:=9。 SADDR :in std_logic_vector(ASIZE1 downto 0)。 SC_RC :in std_logic_vector(1 downto 0)。 SA :out std_logic_vector(11 downto 0)。end mand。 DQIN :in std_logic_vector(DSIZE1 downto 0)。 CMD :in std_logic_vector(2 downto 0)。 PRECHARGE :out std_logic。 locked :out std_logic。 signal IRAS_N : std_logic。 signal sc_rc : std_logic_vector(1 downto 0)。 signal refresh : std_logic。 signal clklocked : std_logic。 CKE =ICKE。tristate the data bus using the OE signal from the main controller.DQ = DQOUT when OE = 39。 23 / 23。 end if。 BA =IBA。 signal CLK133 : std_logic。 signal reada : std_logic。 signal saddr : std_logic_vector(ASIZE1 downto 0)。 signal ICS_N : std_logic_vector(1 downto 0)。 ponent pll1 port( inclock :in std_logic。 WRITEA :out std_logic。 port( CLK :in std_logic。 DATAINOUT :out std_logic_vector(DSIZE1 downto 0)。 WE_N :out std_logic。 CM_ACK :out std_logic。 LOAD_MODE :in std_logic。 port( CLK :in std_logic。 DSIZE :integer:=32。 RAS_N :out std_logic。 CMDACK :out std_logic。 ROWSTART :integer:=9。end RTL。elseif rising_edge(CLK)then DIN1 = DATAIN。039。 )。 RESET_N :in std_logic。 OE = oe4。139。 else OE=OE4。 else oe_shift(6 downto 0) = oe_shift(7 downto 1)。0000011139。)。 elsif rising_edge(CLK)then if(SC_PM = 39。 oe2 = 39。end process。 rp_done = 39。039。))then mand_delay = 39。) or (do_reada =39。039。 else do_precharge =39。) and (mand_done =39。139。039。 else do_reada =39。)and (do_writea =39。139。039。039。 rw_flag =39。039。039。 signal bankaddr : std_logic_vector(BANKSIZE1 downto 0)。 signal oe1 : std_logic。 signal do_load_mode : std_logic。 )。 OE :out std_logic。 SC_CL :in std_logic_vector(1 downto 0)。 RESET_N :in std_logic。 ROWSIZE :integer:=12。 end if。11139。)and(LOAD_REG1=39。10139。 if(CMD=39。 end if。039。 else NOP=39。 SAADR_int =(others=39。 PRECHARGE =39。)then NOP =39。 signal timer : signed(15 downto 0)。 SC_BL :out std_logic_vector(3 downto 0)。 WRITEA :out std_logic。port( CLK :in std_logic。因?yàn)槭莾?nèi)部模塊，所以應(yīng)該盡量避免使用雙向端口，因此在這里DQ的輸入輸出作用分別用端口DQIN和DQOUT代替，在頂層模塊調(diào)用時(shí)再使用OE信號(hào)實(shí)現(xiàn)三態(tài)雙向傳輸。//raddr為行地址assign eaddr=ADDR[COLSTART+COLSIZE1:COLSTART]。通過程序設(shè)置，實(shí)現(xiàn)了根據(jù)初始化配置的參數(shù)來確定在讀寫到特定時(shí)刻發(fā)出Precharge或者Refresh的CMD指令，從而簡化了系統(tǒng)的控制。 SDRAM控制器總體設(shè)計(jì)SDRAM控制器與外部的接口示意圖由圖4給出，控制器右端接口信號(hào)均為直接與SDRAM對應(yīng)管腳相連的信號(hào)；控制器左端的接口信號(hào)為與FPGA相連的系統(tǒng)控制接口信號(hào)，其中，CLK為系統(tǒng)時(shí)鐘信號(hào)，RESET_N為復(fù)位信號(hào)，ADDR為系統(tǒng)給出的SDRAM地址信號(hào)，DAIN是系統(tǒng)用于寫入SDRAM的數(shù)據(jù)信號(hào)，F(xiàn)PGA_RD和FPGA_WR為系統(tǒng)讀、寫請求信號(hào)（1為有效，0為無效），SDRAM_FREE是SDRAM的空閑狀態(tài)標(biāo)示信號(hào)（0為空閑，1為忙碌），F(xiàn)DATA_ENABLE是控制器給系統(tǒng)的數(shù)據(jù)收發(fā)指示信號(hào)（為0時(shí)，無法對SDRAM進(jìn)行數(shù)據(jù)收發(fā)；為1時(shí)，若是系統(tǒng)讀操作，則系統(tǒng)此時(shí)可從DAOUT接收SDRAM的數(shù)據(jù)，若是寫操作，則系統(tǒng)此時(shí)可以通過DAIN發(fā)送數(shù)據(jù)給SDRAM）。一旦BANK被激活后，只有執(zhí)行一次預(yù)充命令后才能再次激活同一BANK。 SDRAM概述之所以要用到SDRAM，是因?yàn)樗鼉r(jià)格低、體積小、速度快、容量大，是比較理想的存儲(chǔ)器件。圖3描述了FPGA內(nèi)部的各個(gè)主要功能模塊。根據(jù)綜合分析和考慮，我們選用相對簡單方便的方案2，選擇器件如下：FPGA采用Altera的Cyclone EP2C35F484C8，視頻采集芯片用飛利浦的SAA7113作為A/D轉(zhuǎn)換單元，兩塊型號(hào)為K4S641632E的SDRAM和FPGA構(gòu)成圖像幀存儲(chǔ)及傳輸處理系統(tǒng)，ADV7125是數(shù)模轉(zhuǎn)換芯片，和計(jì)算機(jī)VGA顯示器相連作為顯示終端，系統(tǒng)整體框圖如圖2所示。目前高速數(shù)據(jù)采集使用較多的采樣頻率一般在50M~100MHz之間?；贔PGA的數(shù)字CMOS攝像機(jī)圖像采集一、數(shù)據(jù)采集系統(tǒng)概述數(shù)據(jù)采集是指將以各種形式輸入的被測信號(hào)，包括語音信號(hào)、溫度信號(hào)、濕度信號(hào)、圖像信號(hào)等經(jīng)過適當(dāng)處理，成為計(jì)算機(jī)可以識(shí)別的數(shù)字信號(hào)，從而送入計(jì)算機(jī)進(jìn)行存儲(chǔ)處理的過程，數(shù)據(jù)采集卡就是典型的基于數(shù)據(jù)采集系統(tǒng)原理的集成計(jì)算機(jī)擴(kuò)展卡。對于串行采樣系統(tǒng)，如果采樣頻率達(dá)到200MHz，一般將這種采樣系統(tǒng)也稱為高速數(shù)據(jù)采集。其優(yōu)點(diǎn)是設(shè)計(jì)相對簡單、不許考慮傳輸時(shí)轉(zhuǎn)換總線的問題、較為可靠，缺點(diǎn)是SDRAM容量有限、傳輸時(shí)序需要計(jì)算準(zhǔn)確、SDRAM經(jīng)常刷新等。（5）VGA控制模塊：根據(jù)VGA的工業(yè)參數(shù)，產(chǎn)生相應(yīng)的行同步和場同步信號(hào)，并在適當(dāng)時(shí)刻送入數(shù)據(jù)，經(jīng)由ADV7125送VGA進(jìn)行顯示。這樣問題的重點(diǎn)就集中在FPGA對SDRAM的讀寫控制模塊上。訪問存儲(chǔ)單位：為減少I/O引腳數(shù)量，SDRAM復(fù)用地址線，所有在讀寫SDRAM時(shí)，先由ACTIVE命令激活要讀寫的BANK，并鎖存行地址，然后在讀寫指令有效時(shí)鎖存列地址。根據(jù)系統(tǒng)要求，本設(shè)計(jì)選用SAMSUNG的K4S6432 SDRAM芯片。上述初始化過程結(jié)束后，系統(tǒng)指令分析機(jī)制才可接收并分析系統(tǒng)的讀寫信號(hào)和地址信息，以及從下個(gè)模塊反饋回來的CMD_ACK信號(hào)，并產(chǎn)生對應(yīng)的CMD命令和SADDR地址信息給CMD命令解析模塊。程序中地址復(fù)用的方法為：assign raddr=ADDR[ROWSTART+ROWSIZE1:ROWSTART]。OE為1時(shí)，數(shù)