5、基于vhdl的1602液晶程序(存儲版)
【正文】 elsif(rising_edge(clk))then Count = Count + 1。039。 LCD_RS = 39。 when set_cgram= LCD_Data=01000000。 when set_ddram= 從第一行的起始地址開始顯示 LCD_Data=10000000。 end process。 end case。 if t1 = 111 then Current_State=set_ddram。 when set_dcb= LCD_Data=00001111。039。 control: process(LCD_Clk,Reset,Current_State) 液晶驅(qū)動(dòng)控制器 variable t1: std_logic_vector(2 downto 0)。039。 begin LCD_EN = Clk_Out 。 architecture Behavioral of LCD1602 is type state is (set_dlnf,set_cursor,set_dcb,set_cgram,write_cgram,set_ddram,write_LCD_Data)。 entity LCD1602 is Port ( Clk : in std_logic。 end behavioral。 counter=counter+1。 when shift = state=idle。 else div_counter=0。039。 counter=0。 datawidth8 amp。 cur_inc amp。139。 elsif(clkdiv39。139。 end process。039。 end if。 begin process(clk,reset) begin if(reset=39。 ponent char_ram port( address : in std_logic_vector(5 downto 0) 。039。039。039。139。139。 constant shift : std_logic_vector(10 downto 0) :=00000010000。 stateout : out std_logic_vector(10 downto 0)。 use 。 40mhz reset : in std_logic。 architecture behavioral of lcd is constant idle : std_logic_vector(10 downto 0) :=00000000000。 constant setddram : std_logic_vector(10 downto 0) :=00010000000。 constant cur_shift : std_logic :=39。 constant blank_cur : std_logic :=39。 constant left_shift : std_logic :=39。 constant oneline : std_logic :=39。 signal div_counter : integer range 0 to 15。 signal clk_int: std_logic。 elsif(clk39。 tc_clkt=39。 elsif(tc_clkt39。039。 end process。)then lcd_e= not lcd_e。 lcd_rw = 39。open_cur amp。 00 when state=setfunction
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