【正文】 perm_key))。 expandedR產(chǎn)生邏輯 expandedR[47]=R_i_var[0]。 s1_o=(KER[47:42])。load_i信號持續(xù)一個時鐘周期以后會變?yōu)榈碗娖?，在此之后?shù)據(jù)選擇器將選擇輸出另一路數(shù)據(jù)，desround模塊每輪變換之后的輸出密鑰和數(shù)據(jù)，將被送到desround模塊的密鑰輸入端和數(shù)據(jù)輸出端執(zhí)行下一輪變換。傳統(tǒng)方案是將循環(huán)全部打開配合流水線結(jié)構(gòu)進(jìn)行設(shè)計,即將16輪函數(shù)進(jìn)行硬件級聯(lián)構(gòu)成一個16級的流水線結(jié)構(gòu)，提前生成16個子密鑰，隨著流水線的進(jìn)程發(fā)送給相對應(yīng)的流水級，從而達(dá)到16個數(shù)據(jù)塊同時加密的目的。每一輪子密鑰產(chǎn)生的方法是一樣的，如果采用硬件描述語言按照其子密鑰產(chǎn)生的原理一步步地推導(dǎo)出16次DES迭代的密鑰，不僅僅是語言表述繁瑣，而且占用了很多的硬件資源。根據(jù)S盒的工作原理，可直接使用輸入為6變量、輸出為4變量的case語句進(jìn)行描述，構(gòu)成一個4bit 64個存儲空間的表。通過對這三種方法進(jìn)行綜合仿真驗證，證實了改進(jìn)流水線法的正確可行性。感謝在我學(xué)習(xí)過程中給予我?guī)椭乃腥?，因為大家的幫助，我的論文才能順利地完成。周老師的認(rèn)真負(fù)責(zé)、謙虛嚴(yán)謹(jǐn)?shù)墓ぷ鲬B(tài)度，嚴(yán)謹(jǐn)?shù)闹螌W(xué)精神和深厚的理論水平讓我獲益匪淺，對我以后的工作和學(xué)習(xí)都有巨大的幫助。本文按照資源優(yōu)先和性能優(yōu)先兩種不同的設(shè)計方案，分別采取循環(huán)法和流水線法予以實現(xiàn)。S盒是DES加密算法中唯一的非線性函數(shù)，S盒的非線性變換使算法達(dá)到很好的“混亂”效果，從而具有較強(qiáng)的安全性。(1) 子密鑰的簡單生成由DES加密算法原理可知，一個64bit的初始密鑰輸入后通過一次壓縮變換、移位變換、二次壓縮變換后得到第一輪子密鑰，其密鑰為48bit。而采用循環(huán)法實現(xiàn)DES加密算法能達(dá)到減少資源占用的目的。 end DES頂層模塊des設(shè)計在DES模型的頂層模塊中，實例化了desround模塊和8個S代換部件，綜合之后各模塊之間連接關(guān)系：輸入密鑰key_i、待加密數(shù)據(jù)data_i的左半信號及右半信號各經(jīng)過一個兩路數(shù)據(jù)選擇器后連接到desround模塊的數(shù)據(jù)輸入端（Li[31:0]）和密鑰輸入端（Key_i[55:0]）。 round_key=new_key。 Key_o=(non_perm_key)。在這一輪運(yùn)算中，密鑰產(chǎn)生器產(chǎn)生了一個沒有經(jīng)PC2重排的56bit的數(shù)據(jù)（它是由preious_key移位而得）。一輪非線性變換的作用過程:第i步非線性變換的輸入信號是32bit的右寄存器R(i)，首先把它加到擴(kuò)展器E上，擴(kuò)展器把32bit的輸入擴(kuò)展為48bit的輸出，圖47 S1部件代換模塊仿真圖圖48 S8部件代換模塊仿真圖然后與第i步的第48bit內(nèi)部變換子密鑰K(i)按位模2相加。l 如果S代換部件的兩個輸入僅有中間2位不同，則其輸出必須至少有2位不同?！赿ecrypt=decrypt=0條件下，key_gen仿真波形分別如圖4圖46所示。 new_key_var產(chǎn)生電路new_key_var[47]= non_perm_key_var[42]。 semi_key= semi_key2。 semi_key= semi_key1。previous_key[55…0]iteration[3…0]decryptnon_perm_key[55…0]new_key[47…0]圖44 密鑰產(chǎn)生模塊key_genkey_gen模塊核心程序如下：……prev_key_var=previous_key。排PC1之后分別存到28bit的寄64bit的外部密鑰K輸入以后，首先通過奇偶校驗，剔除奇偶校驗位，得到56bit的密鑰M，M又經(jīng)過換位重存器C0和D0中。以此類推其他密鑰。表45 算法描述圖中選擇函數(shù)S11441312151183106125907015741421311061211953841148136211151297310501512824917511314100613表46 算法描述圖中選擇函數(shù)S81328461511110931450127115138103741256110149271141912142061013153582114741081315129035611 在此，以S1為例說明其功能。如Mode為解密，則用Key把密碼形式的數(shù)據(jù)Data解密，還原為Data的明碼形式（64位），作為DES的輸出結(jié)果。 最終置換16輪結(jié)束后，進(jìn)行最終置換（只一次），即按表38進(jìn)行變換。48位輸入塊分成8個子塊（各有6位），每個子塊指定一個S盒。顯然，這個過程在生成輸出時擴(kuò)展和置換輸入位。表34 每一輪移動的密鑰位數(shù)輪號12345678910111213141516位數(shù)1122222212222221表35 壓縮置換1417112415328156211023191242681672720132415231374755304051453348444939563453464250362932第2步 擴(kuò)展置換經(jīng)過初始置換后我們得到兩個32位明文區(qū)，分別稱為左明文和右明文。每一輪從這個56位密鑰產(chǎn)生不同的48位子密鑰，稱為密鑰變換。 表32 初始置換明文塊中各位位置換成該位置的內(nèi)容123…64585042…7表33顯示了IP使用的完整變換表。1) 將64位明文塊送入初始置換（Initial Permutation，IP）函數(shù)。密鑰長度為56位。設(shè)計實體庫、程序包使用說明實體(ENTITY)結(jié)構(gòu)體配置（CONFIGURATION）GENERIC類屬說明PORT端口說明結(jié)構(gòu)體功能描述結(jié)構(gòu)體說明圖21 Verilog HDL程序設(shè)計的基本結(jié)構(gòu)圖 ModelSim SE 簡介ModelSim是業(yè)界最優(yōu)秀的HDL語言仿真編譯軟件，它能提供友好的仿真環(huán)境，是業(yè)界唯一的單內(nèi)核支持VHDL和Verilog混合仿真的仿真器。隨著計算機(jī)和大規(guī)模集成電路制造技術(shù)的迅速發(fā)展，采用普通中小規(guī)模數(shù)字邏輯集成電路，如74系列的TTL或通用CMOS數(shù)字邏輯集成電路，已經(jīng)不能滿足現(xiàn)代數(shù)字系統(tǒng)設(shè)計的要求，迫切需要提高設(shè)計效率。因此，EDA技術(shù)是現(xiàn)代電子設(shè)計的發(fā)展趨勢，是現(xiàn)代電子信息工程領(lǐng)域的一門新技術(shù)。它目前是應(yīng)用最廣泛的硬件語言。在1984至1985年Moorby設(shè)計出了第一個名為VerilogXL的仿真器，1986年他對Verilog HDL的發(fā)展又作出了另一個巨大的貢獻(xiàn)，即提出了用于快速門級仿真XL算法。到1976年底，美國聯(lián)邦政府決定采用這個算法，并將其更名為數(shù)據(jù)加密標(biāo)準(zhǔn)。但是，任何一本安全書籍都不得不提到DES，因為它曾經(jīng)是加密算法的標(biāo)志。DES通常使用ECB，CBC，或CFB模式。其密鑰長度為56位，明文按64位進(jìn)行分組，將分組后的明文組和56位的密鑰按位替代或交換的方法形成密文組的加密方法。1990年，Cadence公司決定公開Verilog HDL語言，于是成立了OVI（Open Verilog International）組織來負(fù)責(zé)促進(jìn)Verilog HDL語言的發(fā)展。2 設(shè)計的技術(shù)基礎(chǔ) EDA技術(shù)簡介EDA(Electronics Design Automation)技術(shù)是隨著集成電路和計算機(jī)技術(shù)的飛速發(fā)展應(yīng)運(yùn)而生的一種高級、快速、有效的電子設(shè)計自動化工具。 Verilog HDL語言簡介Verilog HDL最初是美國國防部為其超高速集成電路研究計劃提出的硬件描述語言，目的是為了把電子電路的設(shè)計意義以文字或文件的方式保存下來，以便其他人能輕易地了解電路的設(shè)計意義。Verilog HDL的主要特點：a) 具有極強(qiáng)的描述能力，能支持系統(tǒng)行為級、寄存器傳輸級和門級三個不同層次的設(shè)計。ModelSim分幾種不同的版本：SE、PE、LE和OEM，其中SE是最高級的版本，而集成在 Actel、Atmel、Altera、Xilinx以及Lattice等FPGA廠商設(shè)計工具中的均是其OEM版本。實際上，最初的密鑰位64位，但在DES過程開始之前放棄密鑰的每個第八位，從而得到56位密鑰，即放棄第8，16，24，32，40，48，56和64位，如表31所示，陰影部分表示放棄的位。4) 每個左明文與右明文經(jīng)過16輪加密過程，各有自己的密鑰。IP完成后，得到的64位置換文本塊分成兩半，各32位，左塊成左明文（